半导体测试结构及其形成方法以及测试方法技术

一种半导体测试结构及其形成方法以及测试方法，半导体测试结构包括：衬底，所述衬底内具有阱区；位于所述衬底内的阱区上的栅极结构阵列，所述栅极结构阵列中的各栅极结构一侧的阱区内具有源区，所述栅极结构阵列中的各栅极结构另一侧的阱区内具有漏区；若干层层叠设置的天线结构，其中，所述栅极结构阵列中的每一栅极结构至少与一层天线结构电连接；位于所述若干层层叠设置的天线结构之间的介质层，所述介质层用于相邻天线结构之间的电绝缘。本发明专利技术提供的半导体测试结构既能应用于前端工艺中等离子损伤测试，还能够应用于后端工艺中的介质层损伤测试。

Semiconductor test structure and its forming method and testing method

A semiconductor test structure and method of forming and testing methods, including: a substrate, semiconductor test structure with a well located in the region of the substrate; gate structure trap array region of the substrate within the well region having a source region of each gate structure and one side of the gate structure in the array within the well region on the other side the gate structure of the gate structure in the array is provided in the drain region; the antenna structure, several layers of setting in which each gate structure of the gate structure in the array is at least connected with a layer of dielectric layer between the antenna structure; the antenna structure is arranged at the number of layers arranged and the medium layer for electrical insulation between adjacent antenna structure. The semiconductor testing structure provided by the invention can be applied to plasma damage in front end process test, can also be applied to dielectric layer in the back-end process damage test.

【技术实现步骤摘要】
半导体测试结构及其形成方法以及测试方法
本专利技术涉及半导体制造
，特别涉及一种半导体测试结构及其形成方法以及测试方法。
技术介绍
为保证半导体器件的质量，在器件制作过程中需要对制备的晶圆进行各种测试，例如，包括前端工艺中的测试以及后端工艺中的测试。在前端工艺中通常需要进行PID(PlasmaInducedDamage，等离子体损伤)测试。在前端工艺中的各种制作工艺，例如离子注入、干法刻蚀、化学气相沉积工艺以及去除光刻胶工艺中，一般会采用等离子体(plasma)进行处理。等离子体处理过程中会在衬底或半导体结构表面或内部引入等离子体电荷，而等离子体电荷在半导体结构表面或内部积聚到一定量时，会产生放电现象而产生等离子体电流，所述等离子体电流会击穿形成于衬底表面或内部的半导体器件，例如MOS晶体管中的栅氧化层、层间介质层、或者金属层，使得半导体器件的可靠性下降，即引起等离子体损伤，所述等离子体损伤又称为天线效应(antennaeffect)。因此，判断等离子体损伤来源于哪一步工艺，并进而避免等离子损伤成为了解决等离子体损伤问题的关键。在后端工艺中通常需要进行ILD(InterLaye本文档来自技高网...

【技术保护点】
一种半导体测试结构，其特征在于，包括：衬底，所述衬底内具有阱区；位于所述衬底内的阱区上的栅极结构阵列，所述栅极结构阵列中的各栅极结构一侧的阱区内具有源区，所述栅极结构阵列中的各栅极结构另一侧的阱区内具有漏区；若干层层叠设置的天线结构，其中，所述栅极结构阵列中的每一栅极结构至少与一层天线结构电连接；位于所述若干层层叠设置的天线结构之间的介质层，所述介质层用于相邻天线结构之间的电绝缘。

【技术特征摘要】
1.一种半导体测试结构，其特征在于，包括：衬底，所述衬底内具有阱区；位于所述衬底内的阱区上的栅极结构阵列，所述栅极结构阵列中的各栅极结构一侧的阱区内具有源区，所述栅极结构阵列中的各栅极结构另一侧的阱区内具有漏区；若干层层叠设置的天线结构，其中，所述栅极结构阵列中的每一栅极结构至少与一层天线结构电连接；位于所述若干层层叠设置的天线结构之间的介质层，所述介质层用于相邻天线结构之间的电绝缘。2.如权利要求1所述的半导体测试结构，其特征在于，所述半导体测试结构还包括：第一测试垫，所述第一测试垫与所述阱区电连接；第二测试垫，所述第二测试垫与所述源区电连接；第三测试垫，所述第三测试垫与所述漏区电连接。3.如权利要求2所述的半导体测试结构，其特征在于，所述半导体测试结构还包括：与所述阱区电连接的第一顶层连接层，所述第一顶层连接层与第一测试垫电连接；与所述源区电连接的第二顶层连接层，所述第二顶层连接层与所述第二测试垫电连接；与所述漏区电连接的第三顶层连接层，所述第三顶层连接层与所述第三测试垫电连接。4.如权利要求1所述的半导体测试结构，其特征在于，所述半导体测试结构还包括：位于所述栅极结构阵列上方的互连结构，所述互连结构包括若干层层叠设置的导电层，其中，所述栅极结构阵列中的每一栅极结构至少通过一层导电层与一层天线结构电连接。5.如权利要求4所述的半导体测试结构，其特征在于，所述半导体测试结构还包括：第四测试垫，所述第四测试垫与所述导电层电连接，且不同层的所述导电层与不同的第四测试垫电连接。6.如权利要求4所述的半导体测试结构，其特征在于，同层的所述导电层包括分立的子导电层，所述互连结构还包括：位于相邻层子导电层之间的导电插塞，所述导电插塞用于实现相邻层子导电层之间的电连接。7.如权利要求4所述的半导体测试结构，其特征在于，所述半导体测试结构还包括：若干互连线，其中，所述互连线用于所述导电层与所述天线结构之间的电连接。8.如权利要求1所述的半导体测试结构，其特征在于，所述天线结构的形状为矩形。9.如权利要求1所述的半导体测试结构，其特征在于，所述天线结构的形状为梳状结构，包括梳柄部以及与所述梳柄部相连的分立的梳齿部。10.如权利要求1所述的半导体测试结构，其特征在于，同层的所述天线结构包括第一梳状结构以及与所述第一梳状结构相对设置的第二梳状结构，所述第一梳状结构与第二梳状结构相互绝缘，其中，第一梳状结构包括第一梳柄部以及与所述第一梳柄部相连的分立的第一梳齿部，第二梳状结构包括第二梳柄部以及与所述第二梳柄部相连的分立的第二梳齿部，所述第一梳齿部与第二梳齿部间隔相嵌分布，且同层的第一梳状结构以及第二梳状结构分别与栅极结构阵列中的不同栅极结构电连接。11.如权利要求8、9或10所述的半导体测试结构，其特征在于，不同层的所述天线结构中，包括通过天线插塞电连接的N层天线结构，且所述电连接...

【专利技术属性】
技术研发人员：程凌霄，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31