非易失性半导体存储装置制造方法及图纸

本发明专利技术提供一种非易失性半导体存储装置。用于判定疑似合格的判定电路(200)经由配线(PB_UP)、配线(PB_MG)、配线(PB_DIS)而与多个页面缓冲器/读出电路(170)连接。页面缓冲器/读出电路(170)包含当编程校验为不合格时，经由晶体管(Q1)流动基准电流(Iref)的晶体管(Q2)。判定电路(200)包含比较器(CMP)，对比较器(CMP)的其中一个输入端子供给配线(PB_UP)的电压，对另一个输入端子供给基准电压(Vref)。基准电压(Vref)由与判定疑似合格的不合格位数(N)相应的数量的基准电流(Iref*N)生成。本发明专利技术不仅可全部位判定，还可进行疑似合格的判定。

Nonvolatile semiconductor memory device

The present invention provides a nonvolatile semiconductor memory device. A decision circuit (200) for determining a suspect qualification is connected with a plurality of page buffers / readout circuits (170) via wiring (PB_UP), wiring (PB_MG) and wiring (PB_DIS). The page buffer / readout circuit (170) includes a transistor (Iref) transistor (Q2) flowing through the transistor (Q1) when the programming check is not qualified. The decision circuit (200) includes a comparator (CMP), supplies the wiring (PB_UP) voltage to one of the input terminals of the comparator (CMP), and supplies the reference voltage (Vref) to the other input terminal. The reference voltage (Vref) is generated by the reference current (Iref*N) corresponding to the number of suspected unqualified digits (N). The invention not only can be judged by all positions, but also can be judged by suspected eligibility.

【技术实现步骤摘要】
非易失性半导体存储装置
本专利技术涉及一种非易失性半导体存储装置，尤其涉及一种与非(NAND)型快闪存储器的编程。
技术介绍
在NAND型快闪存储器中，通过反复进行数据的编程或擦除，因穿隧绝缘膜的劣化而导致电荷保持特性恶化，或因由穿隧绝缘膜所捕获的电荷而产生阈值变动，从而引起位差错(biterror)。专利文献1(日本专利特开2010-152989号公报)中作为此种位差错对策而搭载有差错检测校正(ErrorCheckingCorrection，ECC)电路。另外，专利文献2(日本专利特开2008-165805号公报)中，揭示有一种关于在一个存储胞元存储多位(multibit)的数据的NAND型快闪存储器的多位的数据的差错校正方案。进而，专利文献3(日本专利特开2010-79486号公报)中，揭示有一种快闪存储器，将校正的差错数为阈值以上的物理块作为警告块(warningblock)而登记至表(table)，在数据写入时降低警告块的选择的优先位次。[专利技术所要解决的问题]在以芯片搭载ECC电路的NAND型快闪存储器中，当将自外部输入/输出端子输入的应编程的数据加载至页面缓冲器/读出(本文档来自技高网...

【技术保护点】
一种非易失性半导体存储装置，其特征在于，包括：存储器阵列；多个数据保持电路，所述多个数据保持电路中，各所述数据保持电路包含经由位线连接于所述存储器阵列且在选择页面保持应编程的数据的电路、及在编程校验时输出校验的合格与否的输出电路；以及判定电路，连接于所述多个数据保持电路的各所述输出电路，判定所述多个数据保持电路的校验结果是否为所容许的不合格位数，所述判定电路包括：第一电路，生成与所述多个数据保持电路的校验的合格与否相应的检测电压；第二电路，生成基准电压；及比较电路，比较所述检测电压与所述基准电压，所述比较电路输出表示由所述多个数据保持部件所得的校验结果是否为所述所容许的不合格位数的信号。

【技术特征摘要】
1.一种非易失性半导体存储装置，其特征在于，包括：存储器阵列；多个数据保持电路，所述多个数据保持电路中，各所述数据保持电路包含经由位线连接于所述存储器阵列且在选择页面保持应编程的数据的电路、及在编程校验时输出校验的合格与否的输出电路；以及判定电路，连接于所述多个数据保持电路的各所述输出电路，判定所述多个数据保持电路的校验结果是否为所容许的不合格位数，所述判定电路包括：第一电路，生成与所述多个数据保持电路的校验的合格与否相应的检测电压；第二电路，生成基准电压；及比较电路，比较所述检测电压与所述基准电压，所述比较电路输出表示由所述多个数据保持部件所得的校验结果是否为所述所容许的不合格位数的信号。2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，所述第二电路生成与所述所容许的不合格位数相应的所述基准电压。3.根据权利要求2所述的非易失性半导体存储装置，其特征在于，所述第二电路通过与所述所容许的不合格位数相应的数量的基准电流来生成所述基准电压。4.根据权利要求3所述的非易失性半导体存储装置，其特征在于，所述第二电路包含多个流动所述基准电流的晶体管，所述第二电路与所述所容许的不合格位数相应地选择多个所述晶体管中进行动作的晶体管的数量。5.根据权利要求3或4所述的非易失性半导体存储装置，其特征在于，...

【专利技术属性】
技术研发人员：山内一贵，须藤直昭，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾,71