用于非平面半导体器件架构的精密电阻器制造技术

本发明专利技术描述了用于非平面半导体器件架构的精密电阻器。在第一示例中，半导体结构包括设置在衬底上方的第一半导体鳍状物和第二半导体鳍状物。电阻器结构设置在所述第一半导体鳍状物上方，但不设置在所述第二半导体鳍状物上方。晶体管结构由所述第二半导体鳍状物形成，但不由所述第一半导体鳍状物形成。在第二示例中，半导体结构包括设置在衬底上方的第一半导体鳍状物和第二半导体鳍状物。隔离区设置在所述衬底上方、位于所述第一半导体鳍状物和所述第二半导体鳍状物之间、并且位于小于所述第一半导体鳍状物和所述第二半导体鳍状物的高度处。电阻器结构设置在所述隔离区上方，但不设置在所述第一半导体鳍状物和所述第二半导体鳍状物上方。第一晶体管结构和第二晶体管结构分别由所述第一半导体鳍状物和所述第二半导体鳍状物形成。

Precision resistor for non planar semiconductor device architecture

The present invention describes a precision resistor for nonplanar semiconductor device architectures. In the first example, the semiconductor structure includes a substrate in a first semiconductor fin and second semiconductor fin. Resistor structure is provided above the first semiconductor fin, but not provided above the second semiconductor fin. The transistor structure formed by the second semiconductor fin, but not by the first semiconductor fin formation. In the second example, the semiconductor structure includes a substrate in a first semiconductor fin and second semiconductor fin. The isolation zone is arranged on the substrate, the first semiconductor fin and the second semiconductor fin, and is located less than the first semiconductor fin and the semiconductor fin height at second. Set the resistor structure above the isolation zone, but not disposed on the first semiconductor fin and the semiconductor fin above second. The first transistor structure and second transistor structure respectively by the first semiconductor fin and the second semiconductor fin formation.

【技术实现步骤摘要】
用于非平面半导体器件架构的精密电阻器本申请为分案申请，其原申请的申请日是2013年6月18日，申请号为201380042912.9，专利技术名称为“用于非平面半导体器件架构的精密电阻器”。
本专利技术的实施例涉及半导体器件和处理领域，并且具体而言，涉及用于非平面半导体器件架构的精密电阻器。
技术介绍
在过去的几十年里，集成电路中的特征的缩放已经是不断成长的半导体工业背后的驱动力。缩放到越来越小的特征使得能够增大半导体芯片的有效不动产上的功能单元的密度。例如，缩小晶体管尺寸允许芯片上包含的存储器或逻辑设备的数量增加，实现具有更大的容量的产品的制造。然而，对于越来越大容量的驱动并不是没有问题。对每个器件的性能进行最优化的必要性变得越发显著。在集成电路器件的制造中，多栅极晶体管(例如三栅极晶体管)已经随着器件尺寸不断缩小而变得更普遍。在常规工艺中，通常在体硅衬底或绝缘体上硅衬底上制造三栅极晶体管。在一些实例中，由于体硅衬底的较低成本并且因为它们使能较不复杂的三栅极制造工艺，所以体硅衬底是优选的。在其它实例中，由于三栅极晶体管的改进的短沟道特性，绝缘体上硅衬底是优选的。然而，缩放多栅极晶体管本文档来自技高网...

【技术保护点】
一种器件，包括：第一鳍状物，包括硅；第二鳍状物，包括硅；在所述第一鳍状物和所述第二鳍状物之间具有区域的绝缘材料，其中所述绝缘材料包括硅和氧；在所述绝缘材料的所述区域之上的电阻器，其中所述电阻器包括多晶硅；耦合到所述电阻器的顶部表面处的位置的导电接触部，其中所述电阻器至少部分地位于所述导电接触部和所述绝缘材料之间，并且所述导电接触部包括钨；至少部分地位于所述第一鳍状物之上的第一金属区域，其中所述第一金属区域向下延伸接近所述第一鳍状物的侧表面，并且所述第一金属区域包括过渡金属；至少部分地位于所述第一鳍状物和所述第一金属区域之间的第一电介质区域，其中所述第一电介质区域包括铪；至少部分地位于所述第二鳍...

【技术特征摘要】
2012.09.24 US 13/625,6981.一种器件，包括：第一鳍状物，包括硅；第二鳍状物，包括硅；在所述第一鳍状物和所述第二鳍状物之间具有区域的绝缘材料，其中所述绝缘材料包括硅和氧；在所述绝缘材料的所述区域之上的电阻器，其中所述电阻器包括多晶硅；耦合到所述电阻器的顶部表面处的位置的导电接触部，其中所述电阻器至少部分地位于所述导电接触部和所述绝缘材料之间，并且所述导电接触部包括钨；至少部分地位于所述第一鳍状物之上的第一金属区域，其中所述第一金属区域向下延伸接近所述第一鳍状物的侧表面，并且所述第一金属区域包括过渡金属；至少部分地位于所述第一鳍状物和所述第一金属区域之间的第一电介质区域，其中所述第一电介质区域包括铪；至少部分地位于所述第二鳍状物之上的第二金属区域，其中所述第二金属区域向下延伸接近所述第二鳍状物的侧表面，并且所述第二金属区域包括过渡金属；以及至少部分地位于所述第二鳍状物和所述第二金属区域之间的第二电介质区域，其中所述第二电介质区域包括铪；其中所述电阻器的所述顶部表面处的所述位置具有第一高度，所述第一金属区域的顶部表面具有第二高度，所述第二金属区域的顶部表面具有第三高度，所述第一高度小于所述第二高度，并且所述第一高度小于所述第三高度。2.根据权利要求1所述的器件，其中，所述第一金属区域包括金属氮化物，并且所述第二金属区域包括金属氮化物。3.根据权利要求2所述的器件，其中，所述第一金属区域的所述金属氮化物是过渡金属氮化物，并且所述第二金属区域的所述金属氮化物是过渡金属氮化物。4.根据权利要求1所述的器件，其中，所述第一金属区域包括金属铝化物，并且所述第二金属区域包括金属铝化物。5.根据权利要求1所述的器件，其中，所述第一电介质区域包括氧化铪，并且所述第二电介质区域包括氧化铪。6.根据权利要求5所述的器件，其中，所述第一电介质区域包括所述氧化铪和所述第一鳍状物之间的氧化硅，并且所述第二电介质区域包括所述氧化铪和所述第二鳍状物之间的氧化硅。7.根据权利要求1-6中任一项所述的器件，其中，所述电阻器包括硼。8.根据权利要求1-6中任一项所述的器件，其中所述导电接触部包括所述钨和所述电阻器之间的硅。9.根据权利要求1-6中任一项所述的器件，进一步包括：所述电阻器之上的电介质材料，其中所述电介质材料具有与所述第一金属区域的所述顶部表面共面并且与所述第二金属区域的所述顶部表面共面的顶部表面。10.根据权利要求9所述的器件，其中所述电介质材料包括氧化硅。11.根据权利要求9所述的器件，其中所述导电接触部延伸通过所述电介质材料。12.根据权利要求1-6中任一项所述的器件，其中所述多晶硅具有大约20纳米的晶粒大小。13.根据权利要求1-6中任一项所述的器件，进一步包括：包括硅的衬底，其中所述绝缘材料至少部分位于所述衬底和所述电阻器之间。14.根据权利要求1-6中任一项所述的器件，其中所述第一金属区域、所述第一电介质区域以及所述第一鳍状物的一部分是第一晶体管的部分，并且其中所述第二金属区域、所述第二电介质区域以及所述第二鳍状物的一部分是第二晶体管的部分。15.根据权利要求1-6中任一项所述的器件，其中所述第一鳍状物的纵轴垂直于所述电阻器的纵轴，并且所述第二鳍状物的纵轴垂直于所述电阻器的纵轴。16.根据权利要求1所述的器件，其中所述绝缘材料包括氧化硅。17.根据权利要求1-6中任一项所述的器件，其中所述绝缘材料是浅沟槽隔离(STI)材料。18.根据权利要...

【专利技术属性】
技术研发人员：JY·D·叶，P·J·范德沃尔，W·M·哈菲兹，CH·简，C·蔡，J·朴，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US