The present invention provides a semiconductor device having an ESD protection element. A semiconductor device having a protective element of ESD by using NMOS as transistors, ESD leakage protective element in active region (105) with the N type drain region (102) and P (103), a drain region P type drain region (103) of the potential is set to P or P type semiconductor substrate (wells 106) the potential drain active region (105) in the junction for node voltage withstand ESD protection element.
【技术实现步骤摘要】
具有ESD保护元件的半导体装置
本专利技术涉及具有ESD保护元件的半导体装置。特别是涉及设置在外部连接端子与内部电路区域之间以保护用低电压动作的形成在内部电路区域的内部元件免受ESD的破坏的截止晶体管型ESD保护元件。
技术介绍
关于也被称作IC的半导体装置,已知有如下现象:由于静电放电(Electro-Static-Discharge:以下省略为ESD)导致放电电流在器件内流过而产生局部发热或电场集中,由此发生破坏。因此,为了防止由于ESD造成的破坏,一般在外部连接PAD与内部电路区域之间设置ESD保护元件。在具有MOS型晶体管的半导体装置的情况下,已知有使用将栅电极的电位固定成接地电位的所谓的截止状态的N型MOS晶体管(以下简记为NMOS)作为上述保护元件的情况,这样的NMOS被称作截止晶体管。另外,在以下的说明中还会提及P型MOS晶体管。P型MOS晶体管被简记为PMOS。由于上述截止晶体管是将漏电极与外部连接PAD连接进行使用的,因此,漏耐压必须在IC的动作电压以上。另一方面,为使ESD浪涌不到达内部电路区域,要求耐压要低于以在内部电路区域使用的晶体管为代表 ...
【技术保护点】
一种具有ESD保护元件的半导体装置,其特征在于,所述具有ESD保护元件的半导体装置具有规定的动作电压和内部电路区域内的元件,所述ESD保护元件由设置于P阱或P型半导体衬底的N型MOS晶体管构成,所述N型MOS晶体管的栅电极与所述P阱或所述P型半导体衬底连接,以成为作为所述P阱的电位的阱电位或作为所述P型半导体衬底的电位的地电位,在所述N型MOS晶体管的漏有源区域内相邻地配置有N型高浓度漏区域和P型漏区域,构成PN结,所述P型漏区域的电位是所述P阱或所述P型半导体衬底的电位,所述ESD保护元件的耐压是所述漏有源区域内的所述PN结的结耐压。
【技术特征摘要】
2016.03.18 JP 2016-0555831.一种具有ESD保护元件的半导体装置,其特征在于,所述具有ESD保护元件的半导体装置具有规定的动作电压和内部电路区域内的元件,所述ESD保护元件由设置于P阱或P型半导体衬底的N型MOS晶体管构成,所述N型MOS晶体管的栅电极与所述P阱或所述P型半导体衬底连接,以成为作为所述P阱的电位的阱电位或作为所述P型半导体衬底的电位的地电位,在所述N型MOS晶体管的漏有源区域内相邻地配置有N型高浓度漏区域和P型漏区域,构成PN结,所述P型漏区域的电位是所述P阱或所述P型半导体衬底的电位,所述ESD保护元件的耐压是所述漏有源区域内的所述PN结的结耐压。2.根据权利要求1所述的具有ESD保护元件的半导体装置,其特征在于,所述PN结的结耐压在所述动作电压以上且低于所述内部电路区域内的全部元件的耐压。3.根据权利要求1所述的具有ESD保护元件的半导体装置,其特征在于,所述具有ESD保护元件的半导体装置还具有P型MOS晶体管,所述P型漏区域的杂质浓度与所述P型MOS晶体管的漏延展区域的浓度相等。...
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