半导体存储装置制造方法及图纸

本发明专利技术的实施方式抑制非选择存储串的读取干扰。实施方式的半导体存储装置具备存储串，该存储串具有第1及第2选择晶体管以及多个存储单元。在读取动作中，对源极线施加高于接地电压的第1电压，对连接在所选择的存储串的第1及第2选择栅极线，施加将第1及第2选择晶体管设为接通状态的第2电压。在读取动作的第1期间，对连接在非选择的存储串的第1选择栅极线施加第2电压，在读取动作的继第1期间之后的第2期间，对连接在非选择的存储串的第1选择栅极线施加第3电压，该第3电压高于接地电压，并且为对第1电压加上第1选择晶体管的阈值之后的电压以下。

Semiconductor memory device

The embodiment of the invention suppresses read interference in a non selective memory string. Embodiments of the semiconductor memory device have a storage string having first and 2 selection transistors, and a plurality of memory cells. In reading, first higher than the ground voltage applied voltage to the source line, on first and connected to the selected storage on the 2 gate lines first and 2 will be applied to second select transistor voltage on state. During the first reading, applying a second voltage on the gate line connection selection in the non selected memory on the first, during the period following the first after the second reading, applying a third voltage on the gate line connection selection in the non selected memory on the first, the third voltage is higher than the ground voltage, and for the following first plus first voltage after voltage selection transistor threshold.

【技术实现步骤摘要】
半导体存储装置[相关申请]本申请享有以日本专利申请2016-40290号(申请日：2016年3月2日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
实施方式涉及一种半导体存储装置。
技术介绍
作为非易失性半导体存储装置，已知有NAND(Not-AND，与非)型闪速存储器。
技术实现思路
实施方式提供一种能够抑制非选择存储串的读取干扰的半导体存储装置。实施方式的半导体存储装置具备：存储单元阵列，具备多个存储串，所述多个存储串分别具备第1及第2选择晶体管、以及在所述第1及第2选择晶体管之间串联连接并且积层的多个存储单元；多条字线，分别连接在所述多个存储单元；位线，共通连接在所述多个第1选择晶体管；多个第1择栅极线，分别连接在所述多个第1选择晶体管的栅极；多个第2选择栅极线，分别连接在所述多个第2选择晶体管的栅极；以及源极线，共通连接在所述多个第2选择晶体管。在读取动作中，对所述源极线施加高于接地电压的第1电压，在所述读取动作中，对连接在所选择的存储串的第1及第2选择栅极线，施加将所述第1及第2选择晶体管设为接通状态的第2电压。在所述读取动作的第1期间，对连接在非选择本文档来自技高网...

【技术保护点】
一种半导体存储装置，其特征在于，具备：存储单元阵列，具备多个存储串，所述多个存储串分别具备第1及第2选择晶体管、以及在所述第1及第2选择晶体管之间串联连接并且积层的多个存储单元；多条字线，分别连接在所述多个存储单元；位线，共通连接在所述多个第1选择晶体管；多个第1选择栅极线，分别连接在所述多个第1选择晶体管的栅极；多个第2选择栅极线，分别连接在所述多个第2选择晶体管的栅极；以及源极线，共通连接在所述多个第2选择晶体管；且在读取动作中，对所述源极线施加高于接地电压的第1电压，在所述读取动作中，对连接在所选择的存储串的第1及第2选择栅极线，施加将所述第1及第2选择晶体管设为接通状态的第2电压，在所...

【技术特征摘要】
2016.03.02 JP 2016-0402901.一种半导体存储装置，其特征在于，具备：存储单元阵列，具备多个存储串，所述多个存储串分别具备第1及第2选择晶体管、以及在所述第1及第2选择晶体管之间串联连接并且积层的多个存储单元；多条字线，分别连接在所述多个存储单元；位线，共通连接在所述多个第1选择晶体管；多个第1选择栅极线，分别连接在所述多个第1选择晶体管的栅极；多个第2选择栅极线，分别连接在所述多个第2选择晶体管的栅极；以及源极线，共通连接在所述多个第2选择晶体管；且在读取动作中，对所述源极线施加高于接地电压的第1电压，在所述读取动作中，对连接在所选择的存储串的第1及第2选择栅极线，施加将所述第1及第2选择晶体管设为接通状态的第2电压，在所述读取动作的第1期间，对连接在非选择的存储串的第1选择栅极线施加所述第2电压，在所述读取动作的继所述第1期间之后的第2期间，对连接在所述非选择的存储串的第1选择栅极线施加第3电压，该第3电压高于所述接地电压，并且为对所述第1电压加...

【专利技术属性】
技术研发人员：前嶋洋，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP