半导体元件以及其制作方法技术

本发明专利技术公开一种半导体元件以及其制作方法，其于形成了对应外延层的第一开孔之后再形成对应栅极结构的第二开孔，并第二开孔形成之后进行预先非晶化注入制作工艺以于外延层中形成非晶区，由此避免用以形成第二开孔的制作工艺影响到非晶区的状况。以本发明专利技术的制作方法形成的半导体元件包括接触结构设置与合金层。接触结构设置于第二开孔中以与金属栅极电连接，合金层设置于金属栅极上且设置于接触结构与金属栅极之间，且合金层包括金属栅极的材料的合金。

【技术实现步骤摘要】
半导体元件以及其制作方法
本专利技术涉及一种半导体元件以及其制作方法，尤其是涉及一种利用预先非晶化注入制作工艺来降低接触阻抗的半导体元件以及其制作方法。
技术介绍
半导体集成电路的技术随着时间不断地进步成长，每个新世代制作工艺下的产品都较前一个世代具有更小且更复杂的电路设计。在各芯片区域上的功能元件因产品革新需求而必须使其数量与密度不断地提升，当然也就使得各元件几何尺寸需越来越小。随着元件尺寸不断地微缩，源极/漏极接触与源极/漏极接面的接触阻抗状况影响元件电性表现(例如开启电流Ion)的程度也越来越显著，因此相关业界也不断在制作工艺及材料上进行研发改良，以求尽可能地降低源极/漏极接触与源极/漏极之间的接触阻抗，进而达到符合元件需求以及提升元件性能等目的。
技术实现思路
本专利技术提供了一种半导体元件以及其制作方法，利用于分别依序形成了对应外延层的第一开孔以及形成了对应栅极结构的第二开孔之后，再进行预先非晶化注入制作工艺以于外延层中形成非晶区。由此避免用以形成第二开孔的制作工艺影响到非晶区的状况，进而可确保利用预先非晶化注入制作工艺来降低接触阻抗的效果。根据本专利技术的一实施例，本专利技术提供了一种半导体元件的制作方法包括下列步骤。首先，提供一半导体基底。于半导体基底上形成一栅极结构。于半导体基底中形成一外延层，且外延层与栅极结构相邻。于栅极结构以及外延层上形成一层间介电层。形成一第一开孔，第一开孔贯穿层间介电层并暴露出至少部分的外延层。形成一第二开孔，第二开孔贯穿层间介电层并暴露出至少部分的栅极结构，第二开孔于形成第一开孔的步骤之后形成。于形成第一开孔与第二开孔之后，进行一预先非晶化注入(pre-amorphizationimplantation,PAI)制作工艺，用以于外延层中形成一非晶区。根据本专利技术的一实施例，本专利技术还提供了一种半导体元件，包括一半导体基底、一金属栅极、一层间介电层、一第二开孔、一接触结构以及一合金层。金属栅极设置于半导体基底上。层间介电层设置于金属栅极上。第二开孔贯穿金属栅极上的层间介电层。接触结构设置于第二开孔中，且接触结构与金属栅极电连接。合金层设置于金属栅极上，合金层设置于接触结构与金属栅极之间，且合金层包括金属栅极的材料的合金。附图说明图1至图8为本专利技术第一实施例的半导体元件的制作方法示意图，其中图2绘示了图1之后的制作方法示意图；图3绘示了图2之后的制作方法示意图；图4绘示了图3之后的制作方法示意图；图5绘示了图4之后的制作方法示意图；图6绘示了图5之后的制作方法示意图；图7绘示了图6之后的制作方法示意图；图8绘示了图7之后的制作方法示意图。图9与图10为本专利技术第二实施例的半导体元件的制作方法示意图，其中图10绘示了图9之后的制作方法示意图。主要元件符号说明10半导体基底10F鳍状结构11隔离结构20间隙壁30外延层41接触蚀刻停止层42介电层50栅极结构51栅极介电层52金属栅极53盖层61层间介电层62掩模层71非晶区72合金层73第一掺杂区74第二掺杂区79金属硅化物80金属盖层81导电材料81A导电插塞81B接触结构90预先非晶化注入制作工艺100半导体元件S1第一内表面S2第二内表面V1第一开孔V2第二开孔Z垂直方向具体实施方式请参阅图1至图8。图1至图8所绘示为本专利技术第一实施例的半导体元件的制作方法示意图。本实施例的半导体元件的制作方法包括下列步骤。如图1所示，提供一半导体基底10，本实施例的半导体基底10可包括硅基底、外延硅基底、硅锗基底、碳化硅基底或绝缘层覆硅(silicon-on-insulator，SOI)基底，但并不以此为限。半导体基底10也可视需要具有鳍状结构10F，且半导体基底10中可形成有隔离结构11(例如浅沟隔离)以将不同的区域隔开，但并不以此为限。然后，于半导体基底10上形成至少一栅极结构50且于半导体基底10中形成至少一外延层30。在本实施例中于鳍状结构10F上形成多个栅极结构50且于鳍状结构10F中形成多个外延层30，而各外延层30与栅极结构50相邻，但并不以此为限。在本专利技术的其他实施例中，也可也可省略鳍状结构10F而直接在一平面(plannar)基底(未绘示)上形成栅极结构且于平面基底中形成外延层。更进一步说明，在本实施例中，可先于半导体基底10上形成多个虚置栅极(未图示)，然后再形成外延区30以及其他所需的材料层，接着再利用例如一取代金属栅极制作工艺(replacementmetalgateprocess)将虚置栅极移除而形成具有栅极介电层51与金属栅极52的栅极结构50以及栅极结构50上的盖层53，但并不以此为限。外延区30可包括磷化硅(SiP)外延区、锗化硅(SiGe)外延区、碳化硅(SiC)外延区或其他适合材料的外延区。栅极介电层51可包括例如氧化铪(hafniumoxide，HfO2)、硅酸铪氧化合物(hafniumsiliconoxide，HfSiO4)或硅酸铪氮氧化合物(hafniumsiliconoxynitride，HfSiON)等高介电常数材料。金属栅极52可包括功函数金属材料层(未绘示)以及低电阻值金属材料层(未绘示)，且功函数金属材料层与低电阻值金属材料层可分别包括金属导电材料例如铝(aluminum，Al)、钨(tungsten，W)、铜(copper，Cu)、铝化钛(titaniumaluminide，TiAl)、钛(titanium，Ti)、氮化钛(titaniumnitride，TiN)、钽(tantalum，Ta)、氮化钽(Tantalumnitride，TaN)、氧化铝钛(titaniumaluminumoxide，TiAlO)等或其他适合的导电材料。外延区30可经由例如一注入制作工艺而包括或成为一与栅极结构50对应设置的源极/漏极区，但并不以此为限。如图1所示，本实施例的制作方法也可于上述的形成栅极结构50的步骤之前选择性地形成间隙壁20、接触蚀刻停止层(contactetchingstoplayer，CESL)41以及介电层42，但并不以此为限。然后，再于栅极结构50、盖层53、外延层30、间隙壁20、接触蚀刻停止层41以及介电层42上形成一层间介电层61。本实施例的层间介电层61也可被视为一前金属介电质沉积(pre-metaldielectric，PMD)，但并不以此为限。层间介电层61的材料可包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮掺杂碳化物(nitrogendopedcarbide，NDC)、四乙氧基硅烷(tetraethylorthosilicate，TEOS)或其他适合的介电材料。然而，本领域通常知识者也应了解，栅极结构50的形成方式并不限于前述的制作工艺，也可能包含其他步骤。例如，前述实施例中的栅极结构50虽是采用「后栅极(gate-last)制作工艺」并搭配「后高介电常数介电层(high-klast)制作工艺」为实施样态进行说明，但在其他实施例中，也可选择配合「前栅极(gatefirst)」、「前高介电常数层(high-kfirst)」或直接于基底上形成一金属栅极结构，而也可选择性省略上述的金属栅极置换步骤。接着，如图1所示，层间介电层61上可形成一掩模层62，本文档来自技高网...

【技术保护点】
一种半导体元件的制作方法，包括：提供一半导体基底；在该半导体基底上形成一栅极结构；在该半导体基底中形成一外延层，其中该外延层与该栅极结构相邻；在该栅极结构以及该外延层上形成一层间介电层；形成一第一开孔，该第一开孔贯穿该层间介电层并暴露出至少部分的该外延层；形成一第二开孔，该第二开孔贯穿该层间介电层并暴露出至少部分的该栅极结构，其中该第二开孔在形成该第一开孔的该步骤之后形成；以及在形成该第一开孔与该第二开孔之后进行一预先非晶化注入(pre‑amorphization implantation,PAI)制作工艺，用以在该外延层中形成一非晶区。

【技术特征摘要】
1.一种半导体元件的制作方法，包括：提供一半导体基底；在该半导体基底上形成一栅极结构；在该半导体基底中形成一外延层，其中该外延层与该栅极结构相邻；在该栅极结构以及该外延层上形成一层间介电层；形成一第一开孔，该第一开孔贯穿该层间介电层并暴露出至少部分的该外延层；形成一第二开孔，该第二开孔贯穿该层间介电层并暴露出至少部分的该栅极结构，其中该第二开孔在形成该第一开孔的该步骤之后形成；以及在形成该第一开孔与该第二开孔之后进行一预先非晶化注入(pre-amorphizationimplantation,PAI)制作工艺，用以在该外延层中形成一非晶区。2.如权利要求1所述的半导体元件的制作方法，还包括：在形成该第一开孔以及该第二开孔之后，在该外延层上形成一金属盖层；以及在形成该金属盖层之后进行一热处理，用以在该外延层中形成一金属硅化物。3.如权利要求2所述的半导体元件的制作方法，其中该金属盖层在该预先非晶化注入制作工艺之后形成，且该金属盖层直接接触该非晶区。4.如权利要求2所述的半导体元件的制作方法，其中该金属盖层在该预先非晶化注入制作工艺之前形成，且在该预先非晶化注入制作工艺中该金属盖层覆盖至少部分的该外延层。5.如权利要求2所述的半导体元件的制作方法，其中一合金层通过该预先非晶化注入制作工艺形成于该栅极结构上。6.如权利要求5所述的半导体元件的制作方法，其中该金属盖层更形成于该第二开孔中，且该合金层被该金属盖层覆盖。7.如权利要求6所述的半导体元件的制作方法，其中该金属盖层共形地(conformally)形成于该第一开孔的内表面上以及该第二开孔的内表面上。8.如权利要求5所述的半导体元件的制作方法，其中该栅极结构包括金属栅极，且该合金层包括该金属栅极的材料以及该预先非晶化注入制作工艺的一掺质的合金。9.如权利要求2所述的半导体元件的制作方法，其中该金属盖层包括钛(titanium)层，且该金属硅化物包括硅化钛。10.如权利要求2所述的半导体元件的制作方法，还包括：在形成该金属盖层的该步骤以及该预先非晶化注入制作工艺之后，在该第一开孔中形成一导电插塞，其中部分的该金属盖层位于该导电插塞以及该金属硅化物...

【专利技术属性】
技术研发人员：洪庆文，吴家荣，李怡慧，刘盈成，黄志森，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾,71