改善器件性能的方法技术

一种改善器件性能的方法，包括：以第一伪栅为掩膜，对第一伪栅两侧的NMOS区域基底进行第一N型掺杂处理，形成N型源漏区；以第二伪栅为掩膜，对第二伪栅两侧的PMOS区域基底进行第一P型掺杂处理，形成P型源漏区；在基底表面、N型源漏区表面以及P型源漏区表面形成层间介质层；对第一伪栅进行第二P型掺杂处理；对第二伪栅进行第二N型掺杂处理；在进行第二P型掺杂处理和第二N型掺杂处理之后，在同一道工艺步骤中刻蚀去除所述第一伪栅和第二伪栅。本发明专利技术提高刻蚀去除第一伪栅和第二伪栅的刻蚀均一性，使得第一伪栅和第二伪栅被同时完全刻蚀去除，避免第一伪栅残留或第二伪栅残留，从而改善形成的器件的电学性能。

Method for improving device performance

Includes a method to improve the device performance: the first dummy gate as a mask, NMOS on both sides of the first substrate region dummy gate of the first N type doping treatment, the formation of N source and drain regions; second dummy gate as a mask, PMOS of the second areas of the substrate on both sides of the dummy gate for the first P type doping treatment the formation of P type, source and drain regions; the drain region surface and P type source on the substrate surface, N source and drain regions are formed on the surface of the interlayer dielectric layer; the first dummy gate second P type doping treatment; on second pseudo gate second N type doping treatment; after second P and second N type doping treatment type doping treatment, in the same way in the etching process steps of removing the first dummy gate and second dummy gate. The invention improves the etching uniformity of etching to remove the first dummy gate and second dummy gate, the first dummy gate and second pseudo grid is also completely removed in etching, avoid the first gate or gate second pseudo pseudo residue residue, so as to improve the electrical properties of forming device.

【技术实现步骤摘要】
改善器件性能的方法
本专利技术涉及半导体制造
，特别涉及一种改善器件性能的方法。
技术介绍
随着半导体工艺技术的不断发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不不断缩短MOSFET场效应管的沟道长度。沟道长度的缩短具有增加芯片的管芯密度，增加MOSFET场效应管的开关速度等好处。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channeleffects)更容易发生。因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。然而，现有技术形成的器件的电学性能有待提高。
技术实现思路
本专利技术解决的问题是提供一种改善器件性能的方法，避免刻蚀去除第一伪栅和第二伪栅之后，基底表面仍具有第一伪栅残留或第二伪栅残留，提高形成的器件的性能。为解决上述问题，本专利技术提供一种改善器件性能的方法，包括：提供包括NMOS区域和PMOS区域的基底，所述NMOS区域基底表面形成有第一伪栅，所述PMOS区域基底表面形成有第二伪栅；以所述第一伪栅为掩膜，对所述第一伪栅两侧的NMOS区域基底进行第一N型掺杂处理，形成N型源漏区；以所述第二伪栅为掩膜，对所述第二伪栅两侧的PMOS区域基底进行第一P型掺杂处理，形成P型源漏区；在所述基底表面、N型源漏区表面以及P型源漏区表面形成层间介质层，所述层间介质层覆盖第一伪栅侧壁以及第二伪栅侧壁；对所述第一伪栅进行第二P型掺杂处理；对所述第二伪栅进行第二N型掺杂处理；在进行所述第二P型掺杂处理和第二N型掺杂处理之后，在同一道工艺步骤中刻蚀去除所述第一伪栅和第二伪栅。可选的，刻蚀去除所述第一伪栅的刻蚀速率与刻蚀去除所述第二伪栅的刻蚀速率相同。可选的，先采用干法刻蚀工艺刻蚀去除部分厚度的第一伪栅和第二伪栅，接着，采用湿法刻蚀工艺刻蚀去除剩余的第一伪栅和第二伪栅；或者，采用湿法刻蚀工艺刻蚀去除所述第一伪栅和第二伪栅。可选的，在进行所述第二P型掺杂处理和第二N型掺杂处理之后，对所述第一伪栅和第二伪栅进行退火处理。可选的，在对所述第一伪栅两侧的NMOS区域基底进行第一N型掺杂处理的同时，还对第一伪栅进行第一N型掺杂处理。可选的，所述第二N型掺杂处理的掺杂离子浓度与第一N型掺杂处理的掺杂离子浓度相同；所述第二N型掺杂处理的掺杂离子与第一N型掺杂处理的掺杂离子相同。可选的，在对所述第二伪栅两侧的PMOS区域基底进行第一P型掺杂处理的同时，还对第二伪栅进行第一P型掺杂处理。可选的，所述第二P型掺杂处理的掺杂离子浓度与第一P型掺杂处理的掺杂离子浓度相同；所述第二P型掺杂处理的掺杂离子与第一P型掺杂处理的掺杂离子相同。可选的，所述第一N型掺杂处理的掺杂离子为P、As或Sb，所述第一N型掺杂处理的掺杂离子浓度为2E14atom/cm2至2E15atom/cm2；所述第二N型掺杂处理的掺杂离子为P、As或Sb，所述第二N型掺杂处理的掺杂离子浓度为2E14atom/cm2至2E15atom/cm2。可选的，所述第一P型掺杂处理的掺杂离子为B、BF2、Ga或In，所述第一P型掺杂处理的掺杂离子浓度为2E14atom/cm2至2E15atom/cm2；所述第二P型掺杂处理的掺杂离子为B、BF2、Ga或In，所述第二P型掺杂处理的掺杂离子浓度为2E14atom/cm2至2E15atom/cm2。可选的，在进行所述第一N型掺杂处理和第一P型掺杂处理之前，所述第一伪栅和第二伪栅的材料相同。可选的，在进行所述第一N型掺杂处理和第一P型掺杂处理之前，所述第一伪栅的材料为多晶硅、非晶硅或无定形碳；在进行所述第一N型掺杂处理和第一P型掺杂处理之前，所述第二伪栅的材料为多晶硅、非晶硅或无定形碳。可选的，进行所述第二P型掺杂处理的工艺步骤包括：在所述第二伪栅顶部表面形成第一图形层；以所述第一图形层为掩膜，对所述第一伪栅进行第二P型掺杂处理；去除所述第一图形层。可选的，进行所述第二N型掺杂处理的工艺步骤包括：在所述第一伪栅顶部表面形成第二图形层；以所述第二图形层为掩膜，对所述第二伪栅进行第二N型掺杂处理；去除所述第二图形层。可选的，在刻蚀去除所述第一伪栅和第二伪栅之后，还包括步骤：在NMOS区域基底表面形成第一栅极；在PMOS区域基底表面形成第二栅极。可选的，所述N型源漏区内还形成有第一应力层；所述P型源漏区内还形成有第二应力层。可选的，所述层间介质层包括刻蚀停止层以及位于刻蚀停止层表面的介质层；在进行所述第二N型掺杂处理和第二P型掺杂处理之前，研磨介质层直至暴露出位于第一伪栅顶部和第二伪栅顶部的刻蚀停止层；在进行所述第二N型掺杂处理和第二P型掺杂处理之后，研磨去除高于第一伪栅顶部和第二伪栅顶部的刻蚀停止层。可选的，所述层间介质层包括刻蚀停止层以及位于刻蚀停止层表面的介质层；在进行所述第二N型掺杂处理和第二P型掺杂处理之前，研磨去除高于第一伪栅顶部和第二伪栅顶部的介质层，还研磨去除高于第一伪栅顶部和第二伪栅顶部的刻蚀停止层。可选的，所述层间介质层为单层结构，在进行所述第二N型掺杂处理和第二P型掺杂处理之前，去除高于第一伪栅顶部和第二伪栅顶部的层间介质层。可选的，所述基底包括衬底以及位于衬底表面的鳍部，其中，所述第一伪栅横跨第一区域的鳍部，且覆盖第一区域鳍部的部分顶部和侧壁，所述N型源漏区位于NMOS区域的鳍部内；所述第二伪栅横跨第二区域的鳍部，且覆盖第二区域鳍部的部分顶部和侧壁，所述P型源漏区位于PMOS区域的鳍部内。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术提供的改善器件性能的方法的技术方案中，以第一伪栅为掩膜对第一伪栅两侧的NMOS区域基底进行第一N型掺杂处理，形成N型源漏区，在这一过程中，所述第一伪栅内也掺入了N型离子；以第二伪栅为掩膜对第二伪栅两侧的PMOS区域基底进行第一P型掺杂处理，形成P型源漏区，在这一过程中，所述第二伪栅内也掺入了P型离子；在形成层间介质层后，本专利技术还对第一伪栅进行第二P型掺杂处理，使得第一伪栅内还掺入了P型离子，还对第二伪栅进行第二N型掺杂处理，使得第二伪栅内还掺入了N型离子。由于第一伪栅内既掺杂有P型离子又掺杂有N型离子，第二伪栅内既掺杂有P型离子又掺杂有P型离子，使得N型离子对刻蚀去除第一伪栅和第二伪栅的刻蚀工艺的影响接近或相同，P型离子对刻蚀去除第一伪栅和第二伪栅的刻蚀工艺的影响接近或相同，因此，刻蚀去除第一伪栅和第二伪栅的刻蚀速率接近或相同，提高刻蚀去除第一伪栅和第二伪栅的刻蚀均一性，从而使得第一伪栅和第二伪栅被同时刻蚀去除，避免第一伪栅残留或第二伪栅残留，从而改善器件的电学性能，提高器件生产良率。进一步，所述第二N型掺杂处本文档来自技高网...

【技术保护点】
一种改善器件性能的方法，其特征在于，包括：提供包括NMOS区域和PMOS区域的基底，所述NMOS区域基底表面形成有第一伪栅，所述PMOS区域基底表面形成有第二伪栅；以所述第一伪栅为掩膜，对所述第一伪栅两侧的NMOS区域基底进行第一N型掺杂处理，形成N型源漏区；以所述第二伪栅为掩膜，对所述第二伪栅两侧的PMOS区域基底进行第一P型掺杂处理，形成P型源漏区；在所述基底表面、N型源漏区表面以及P型源漏区表面形成层间介质层，所述层间介质层覆盖第一伪栅侧壁以及第二伪栅侧壁；对所述第一伪栅进行第二P型掺杂处理；对所述第二伪栅进行第二N型掺杂处理；在进行所述第二P型掺杂处理和第二N型掺杂处理之后，在同一道工艺步骤中刻蚀去除所述第一伪栅和第二伪栅。

【技术特征摘要】
1.一种改善器件性能的方法，其特征在于，包括：提供包括NMOS区域和PMOS区域的基底，所述NMOS区域基底表面形成有第一伪栅，所述PMOS区域基底表面形成有第二伪栅；以所述第一伪栅为掩膜，对所述第一伪栅两侧的NMOS区域基底进行第一N型掺杂处理，形成N型源漏区；以所述第二伪栅为掩膜，对所述第二伪栅两侧的PMOS区域基底进行第一P型掺杂处理，形成P型源漏区；在所述基底表面、N型源漏区表面以及P型源漏区表面形成层间介质层，所述层间介质层覆盖第一伪栅侧壁以及第二伪栅侧壁；对所述第一伪栅进行第二P型掺杂处理；对所述第二伪栅进行第二N型掺杂处理；在进行所述第二P型掺杂处理和第二N型掺杂处理之后，在同一道工艺步骤中刻蚀去除所述第一伪栅和第二伪栅。2.如权利要求1所述改善器件性能的方法，其特征在于，刻蚀去除所述第一伪栅的刻蚀速率与刻蚀去除所述第二伪栅的刻蚀速率相同。3.如权利要求1所述改善器件性能的方法，其特征在于，先采用干法刻蚀工艺刻蚀去除部分厚度的第一伪栅和第二伪栅，接着，采用湿法刻蚀工艺刻蚀去除剩余的第一伪栅和第二伪栅；或者，采用湿法刻蚀工艺刻蚀去除所述第一伪栅和第二伪栅。4.如权利要求1所述改善器件性能的方法，其特征在于，在进行所述第二P型掺杂处理和第二N型掺杂处理之后，对所述第一伪栅和第二伪栅进行退火处理。5.如权利要求1所述改善器件性能的方法，其特征在于，在对所述第一伪栅两侧的NMOS区域基底进行第一N型掺杂处理的同时，还对第一伪栅进行第一N型掺杂处理。6.如权利要求5所述改善器件性能的方法，其特征在于，所述第二N型掺杂处理的掺杂离子浓度与第一N型掺杂处理的掺杂离子浓度相同；所述第二N型掺杂处理的掺杂离子与第一N型掺杂处理的掺杂离子相同。7.如权利要求1所述改善器件性能的方法，其特征在于，在对所述第二伪栅两侧的PMOS区域基底进行第一P型掺杂处理的同时，还对第二伪栅进行第一P型掺杂处理。8.如权利要求7所述改善器件性能的方法，其特征在于，所述第二P型掺杂处理的掺杂离子浓度与第一P型掺杂处理的掺杂离子浓度相同；所述第二P型掺杂处理的掺杂离子与第一P型掺杂处理的掺杂离子相同。9.如权利要求1所述改善器件性能的方法，其特征在于，所述第一N型掺杂处理的掺杂离子为P、As或Sb，所述第一N型掺杂处理的掺杂离子浓度为2E14atom/cm2至2E15atom/cm2；所述第二N型掺杂处理的掺杂离子为P、As或Sb，所述第二N型掺杂处理的掺杂离子浓度为2E14atom/cm2至2E15atom/cm2。10.如权利要求1所述改善器件性能的方法，其特征在于，所述第一P型掺杂处理的掺杂离子为B、BF2、Ga或In，所述第一P型掺杂处理的掺杂离子浓度为2E14atom/cm2至2E15atom/cm2；所述第二P...

【专利技术属性】
技术研发人员：毛刚，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31