通过对可热膨胀材料执行加热工艺以于FinFET装置上形成应变沟道区的方法制造方法及图纸

本发明专利技术揭示通过对可热膨胀材料执行加热工艺以于FinFET装置上形成应变沟道区的方法，其说明性方法包括，其中，移除未被栅极结构覆盖的整体鳍片结构的垂直高度部分的至少一部分，以定义出位于所述栅极结构下方的所述整体鳍片结构的剩余部分，其中，所述剩余部分包括沟道部分以及位于所述沟道部分的一较低部分。所述方法继续形成可热膨胀材料层(HEM)，于所述HEM上执行加热工艺以使所述HEM膨胀，凹陷所述HEM以暴露所述沟道部分的边缘以及使用所述沟道部分的所述暴露边缘作为生长表面以于所述HEM的上方生长半导体材料。

【技术实现步骤摘要】
通过对可热膨胀材料执行加热工艺以于FinFET装置上形成应变沟道区的方法
一般而言，本专利技术涉及场效应晶体管(FET)的半导体装置的制造，更具体而言，涉及通过对一可热膨胀材料执行即热工艺以于FinFET装置上形成应变沟道区的各种方法。
技术介绍
在现代集成电路(例如微处理器、存储装置等)中，装置在受限的芯片面积上提供有非常大数量的电路元件，特别是晶体管。晶体管有多种外观以及形式，例如平面晶体管，鳍式场效应晶体管(FinFET)晶体管，纳米线装置等。该晶体管通常是NMOS(NFET)或PMOS(PFET)，其中，该“N”以及“P”的指定是基于用以创制该装置的源/漏区域的掺杂剂的类型。所谓CMOS(互补金属氧化物半导体)技术或产品是指同时使用NMOS与PMOS晶体管装置制造的集成电路产品。无论该晶体管装置的物理配置如何，每一个晶体管装置包括形成于半导体基板中的横向隔开的漏极以及源极区域，位于该基板上方以及该源/漏区域之间的栅极电极结构，以及位于该栅极电极以及该基板之间的栅极绝缘层。当施加适当的电压至该栅极电极时，于该漏极以及源极区域之间形成导电性的沟道区域，及电流从该源极区域流向该漏极区域。传统的场效应晶体管(FET)是一种平面型装置，其中，该装置的整体沟道区域为平行形成且略低于该半导体基板的该平面型上表面。为了提高平面型场效应晶体管的运行速度并增加平面型场效应晶体管于集成电路产品上的设置的密度，装置的设计者在过去的几十年中已大大降低了平面型场效应晶体管的物理尺寸。具体而言，平面型场效应晶体管的沟道长度已显着降低，这导致了切换速度的提高以及平面型场效应晶体管的运行电流及电压的降低。然而，降低平面型场效应晶体管的沟道长度也减小了该源极区域与漏极区域之间的距离。在某些情况下，这种源极以及漏极之间的间隔的减少使得它难以有效抑制该源极区域以及该沟道的电势受到该漏极区域的电势的不利影响。这有时被称为所谓的短沟道效应，其中，该场效应晶体管作为有源开关的特性会退化。相比于平面型场效应晶体管，还有所谓的3D装置，例如，说明性为三维结构的(FinFET)装置。图1为说明性的现有技术的形成于一半导体基板102上方的FinFET半导体装置100的透视视图，其中该装置100的鳍片114是由该基板102的材料(例如硅)所制成。该装置100包括多个沟槽113，三个说明性鳍片114，一栅极结构116，侧壁间隔118以及栅极覆盖层120。位于该沟槽113中的绝缘材料117决定有助于电活动的该鳍片114的有源部分。该栅极结构116通常是由一层绝缘材料所组成(未个别予显示)，例如，高K绝缘材料层，以及一或多层作为该装置100的该栅极电极的导电材料层。该鳍片114具有三维配置：高度H，宽度W，以及轴长L。当该装置100处于操作状态时，该轴长L对应于该装置100的电流行驶的方向。该鳍片114中由该栅极结构116所覆盖的部分为该FinFET装置100的沟道区域。位于该间隔118的外侧的该鳍片的该部分114将成为该装置100的源/漏极区域的部分。于FinFET装置100中，该栅极结构116包括了两侧以及该鳍片114的上表面以形成三栅结构，以使用具有三维结构而非平面结构的沟道。在某些情况下，绝缘覆盖层，例如氮化硅，是位于该鳍片114的顶部，且该FinFET装置仅具有双栅结构(仅侧壁)。不同于平面型FET，垂直于该半导体基板的表面形成的沟道用以增加该装置的每个足印(footprint)的驱动电流。另外，于FinFET中，通过位于狭窄的、完全耗尽的半导体鳍片上的该改进的栅极控制显着减少了该短沟道效应。当施加适当的电压到FinFET装置100的该栅极电极116时，该鳍片114表面(以及靠近该表面的内部部分)，即纵向定向的侧壁以及该鳍片的该上表面的顶部，形成表面反转层或体积反层(volumeinversionlayer)，以使电流传导。因此，对于一个给定的情节空间(或足印)，FinFET往往能够产生比平面型晶体管装置显着较高的驱动电流。此外，该装置被“关闭”之后的FinFET装置的漏电流相比于平面型场效应晶体管的漏电流明显降低，此是由于FinFET装置上的该“鳍片”沟道的优良栅极静电控制。总之，FinFET装置的三维结构相比于平面型FET是一种优良的MOSFET结构，特别是在20纳米以上的CMOS技术节点。装置制造商在不断地压力下生产相比于先前几代装置具有更高性能以及更低生产成本的集成电路产品。因此，装置设计者在花费了大量的时间以及精力以最大限度地提高装置性能的同时，也一直寻求降低制造成本、提高制造可靠性的各种途径。由于其涉及到3D装置，装置设计者已花费了多年，并采用了各种技术以努力提供这种装置的性能、质量以及可靠度。一种方法已被用于提高FinFET装置的性能包括在该装置的该沟道区域给予所需的应变以提升装置性能，从而提高载流子的迁移率，例如电子或空穴，这取决于待生产的装置的类型。具体而言，在N型FinFET装置的该沟道区域上诱发拉伸应变以提升其性能，而在P型FinFET装置的该沟道区域上诱发压缩应变以提升其性能。用于在该装置的该沟道区域中创制所需的应变条件的特定的技术包括，在形成该栅极结构之后，移除在源/漏区域中的该鳍片的一部分，并使用相比于原鳍片具有不同的晶格常数的不同的半导体材料替换该鳍片的部分(例如硅锗，锗以及碳化硅材料)。这个替代半导体材料通常是通过执行一个或多个选择性的外延沉积工艺而形成。作为在该源/漏区域中该晶格失配材料的添加的结果，可在该装置的该沟道区域上诱发所需的应变-拉伸或压缩。不幸的是，随着装置尺寸的不断减小，特别是该装置的该栅极间距的不断减小，源/漏区域中的该晶格失配材料仅有非常小的空间。因此，在该源/漏区域中由相对较少数量的该晶格失配材料所引起的应变可能小于有效地在该沟道区域上创制该所需应变量，且所诱发的该应变可能不会像预期的那样稳定或永久。本专利技术涉及通过在可热膨胀材料上进行加热工艺以于集成电路产品上的FinFET装置上形成应变沟道区域的各种方法，可以解决或减少上述指出的一个或多个问题。
技术实现思路
以下为本专利技术提供的简化的摘要，以便对本专利技术的某些方面提供基本的了解。本摘要不是本专利技术的详尽概述。其并非用于识别本专利技术的关键或重要因素，也不是用于限定本专利技术的范围。其唯一的目的在于用简化的形式呈现一些概念，以作为后续更详尽的描述的一个前奏。一般而言，本专利技术涉及通过于可热膨胀材料上执行加热工艺以于FinFET装置上形成应变沟道区域的各种方法，其中本专利技术的说明性方法包括于半导体基板中形成整体鳍片结构，于绝缘材料层的上方以及所述整体鳍片结构的暴露部分的周围形成栅极结构，以及移除未被所述栅极结构覆盖的所述整体鳍片结构的所述垂直高度部分的至少一部分，以定义出位于所述栅极结构下方的所述整体鳍片结构的一剩余部分，其中，所述剩余部分包括沟道部分以及位于所述沟道部分的较低部分。于本实施例中，所述方法还包括实质上移除所有未被所述栅极结构覆盖的所述绝缘材料层，形成邻接于所述整体鳍片结构的所述剩余部分的可热膨胀材料层，于所述可热膨胀材料层上执行加热工艺以使所述可热膨胀材料层膨胀，凹陷所述可热膨胀材料层以使其具有凹陷上表面从而暴露所述整体鳍片结构的所述剩余本文档来自技高网...

【技术保护点】
一种方法，包括：形成多个鳍片形成沟槽于半导体基板中，从而定义具有垂直高度的整体鳍片结构；形成绝缘材料层于所述的鳍片形成沟槽中，所述绝缘材料层具有上表面，所述上表面是位于以暴露所述整体鳍片结构的一部分；形成栅极结构于所述的绝缘材料的上方以及所述整体鳍片结构的所述暴露部分的周围，所述栅极结构包括至少一侧壁间隔以及栅极覆盖层；执行至少一第一蚀刻工艺以移除未被所述栅极结构覆盖的所述整体鳍片结构的所述垂直高度部分的至少一部分，以定义出位于所述栅极结构下方的所述整体鳍片结构的剩余部分，其中，所述剩余部分包括沟道部分以及位于所述沟道部分下方的较低部分；执行至少一第二蚀刻工艺以实质上移除所有的未被所述栅极结构覆盖的所述绝缘材料层；形成邻接所述整体鳍片结构的所述剩余部分的可热膨胀材料层；于所述可热膨胀材料层上执行加热工艺，以使所述可热膨胀材料层膨胀；于执行所述加热工艺之后，凹陷所述可热膨胀材料层以使其具有暴露所述整体鳍片结构的所述剩余部分的所述沟道部分的边缘的凹陷上表面；以及使用所述沟道部分的所述暴露的边缘作为生长表面以生长半导体材料于所述可热膨胀材料层的所述凹陷上表面的上方。

【技术特征摘要】
2016.02.01 US 15/012,1841.一种方法，包括：形成多个鳍片形成沟槽于半导体基板中，从而定义具有垂直高度的整体鳍片结构；形成绝缘材料层于所述的鳍片形成沟槽中，所述绝缘材料层具有上表面，所述上表面是位于以暴露所述整体鳍片结构的一部分；形成栅极结构于所述的绝缘材料的上方以及所述整体鳍片结构的所述暴露部分的周围，所述栅极结构包括至少一侧壁间隔以及栅极覆盖层；执行至少一第一蚀刻工艺以移除未被所述栅极结构覆盖的所述整体鳍片结构的所述垂直高度部分的至少一部分，以定义出位于所述栅极结构下方的所述整体鳍片结构的剩余部分，其中，所述剩余部分包括沟道部分以及位于所述沟道部分下方的较低部分；执行至少一第二蚀刻工艺以实质上移除所有的未被所述栅极结构覆盖的所述绝缘材料层；形成邻接所述整体鳍片结构的所述剩余部分的可热膨胀材料层；于所述可热膨胀材料层上执行加热工艺，以使所述可热膨胀材料层膨胀；于执行所述加热工艺之后，凹陷所述可热膨胀材料层以使其具有暴露所述整体鳍片结构的所述剩余部分的所述沟道部分的边缘的凹陷上表面；以及使用所述沟道部分的所述暴露的边缘作为生长表面以生长半导体材料于所述可热膨胀材料层的所述凹陷上表面的上方。2.根据权利要求1所述的方法，其中，所述鳍片形成沟槽中的所述绝缘材料层包括二氧化硅。3.根据权利要求1所述的方法，其中，所述可热膨胀材料层包括氮化硅、二氧化硅、或氮氧化硅的其中一者。4.根据权利要求1所述的方法，其中，所述可热膨胀材料层包括具有与所述半导体基板所具者实质不同的热膨胀系数的材料。5.根据权利要求1所述的方法，其中，执行所述加热工艺包括落入大约500至1200℃的范围内的温度，持续时间落入在1分钟到2小时的范围内执行所述加热工艺。6.根据权利要求1所述的方法，其中，所述半导体材料包括硅锗(Si(1-x)Gex其中“x”的范围为0.35至1)或第III至V族材料。7.根据权利要求6所述的方式，其中，所述半导体材料还包括第III族材料，其中，所述第III族材料的浓度至少为大约1021离子/cm3。8.根据权利要求1所述的方式，其中，所述鳍片形成沟槽具有落入大约100至150nm的范围内的深度。9.根据权利要求1所述的方法，其中，形成所述半导体材料以于所述沟道部分上诱发拉伸应力。10.根据权利要求1所述的方法，其中，所述执行所述第一蚀刻工艺以实质上移除所述整体鳍片结构的所述暴露部分的所述整体垂直高度。11.根据权利要求1所述的方法，其中，该方法还包括，在执行所述加热工艺之前，凹陷所述可热膨胀材料层以使其具有上表面，所述上表面位于与所述整体鳍片结构的所述剩余部分的上表面的水平线至少相等的水平线。12.一种方法，包括：形成多个鳍片形成沟槽于半导体基板中，以定义具有垂直高度的整体鳍片结构；形成绝缘材料层于所述鳍片形成沟槽中，所述绝缘材料层具有暴露所述整体鳍片的一部分的上表面；形成栅极结构于所述绝缘材料层的上方以及所述整体鳍片结构的所述暴露部分的周围，所述栅极结构包括至少一侧壁间隔以及栅极覆盖层；执行至少一第一蚀刻工艺以移除未被所述栅极结构覆盖的所述整体鳍片结构的所述垂直高度部分的至少一部分，以定义出位于所述栅极结构下方的所述整体鳍片结构的剩余部分，其中，所述剩余部分包括沟道部分以及位于所述沟道部分下方的较低部分；执行至少一第二蚀刻工艺以实质上移除所有未被所述栅极结构覆盖的所述绝缘材料层；形成邻接所述整体鳍片结构的所述剩余部分的可热膨...

【专利技术属性】
技术研发人员：姆瑞特·凯雷姆·阿卡伐尔达尔，乔迪·A·佛罗霍海瑟，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛,KY