半导体结构及其形成方法技术

本发明专利技术提供了一种半导体结构，包括逻辑区和邻近逻辑区的存储区。存储区包括第N金属层、第N金属层上方的底部电极、底部电极上方的磁性隧道结(MTJ)层、MTJ层上方的顶部电极以及在顶部电极上方的第(N+1)金属层。顶部电极包括具有的氧化速率比钽或钽的衍生物的氧化速率低的材料。N是大于或等于1的整数。本发明专利技术实施例涉及半导体结构及其形成方法。

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术实施例涉及半导体结构及其形成方法。
技术介绍
在用于包括收音机、电视机、手机和个人计算器件的电子应用的集成电路中使用半导体。众所周知的半导体器件的一个类型是半导体存储器件，诸如动态随机存取存储器(DRAM)或闪速存储器，两者皆使用电荷存储信息。半导体存储器件中最新发展涉及结合半导体技术以及磁性材料和器件的自旋电子。电子的磁极化，而不是电子的电荷，用于指示“1”或“0”的状态。一个这样的自旋电子器件是自旋扭矩转移(STT)磁性隧道结(MTJ)器件。MTJ器件包括自由层、隧道层和钉住层。自由层的磁化方向可以通过应用穿过隧道层的电流颠倒，这造成自由层内的注入的极化的电子在自由层的极化上发挥所谓的自旋扭矩。钉住层具有固定的磁化方向。当电流在从自由层至钉住层的方向上流动时，电子在相反的方向上流动，换言之，从钉住层至自由层。在穿过钉住层之后，电子被极化至钉住层的同一极化方向；流经隧道层；以及然后至自由层内且在自由层中积累。最终，自由层的磁化与钉住层的磁化平行，且MTJ器件将处于低电阻状态。由电流造成的电子注入被称为主要注入。当采用电流从钉住层流动至自由层时，电子在从自由层至钉住层的方向上流动。具有与钉住层的极化方向相同的极化的电子能够流经隧道层且流至钉住层中。相反地，具有不同于钉住层的极化的极化的电子将由钉住层反射(阻挡)且将在自由层中累积。最后，自由层的极化变成与钉住层的极化反平行，且MTJ器件将处于高电阻状态。由电流造成的各自的电子注入被称为次要注入。
技术实现思路
根据本专利技术的一个实施例，提供了一种半导体结构，包括：逻辑区；存储区，邻近所述逻辑区，所述存储区包括：第N金属层；底部电极，位于所述第N金属层上方；磁性隧道结层，位于所述底部电极上方；顶部电极，位于所述磁性隧道结层上方；以及第N+1金属层，位于所述顶部电极上方；其中，所述顶部电极包括具有的氧化速率低于钽或钽的衍生物的氧化速率的材料，并且其中，N是大于或等于1的整数。根据本专利技术的另一实施例，还提供了一种半导体结构，包括：逻辑外围，包括：晶体管区；第N金属，位于所述晶体管区上方；以及第N+1金属，位于所述第N金属上方；以及磁性随机存取存储器单元，包括：所述第N+1金属；以及顶部电极，与所述第N+1金属接触，其中，所述顶部电极包括位于所述顶部电极和所述第N+1金属之间的界面处的TiN，并且其中，N是大于或等于1的整数。根据本专利技术的又一实施例，还提供了一种用于制造半导体结构的方法，所述方法包括：在存储区中和逻辑区中形成第N金属；在所述存储区中形成磁性随机存取存储器单元，其中，所述磁性随机存取存储器单元的顶部电极包括TiN；以及在所述逻辑区和所述存储区中的所述第N金属之上形成第N+1金属。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。图1是根据本专利技术的一些实施例的半导体结构的截面。图2是根据本专利技术的一些实施例的半导体结构的截面。图3至图20是根据本专利技术的一些实施例的在各个阶段制造的CMOS-MEMS结构的截面。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。尽管提出本专利技术宽泛范围的数值范围和参数设定是近似值，在特定实例中的数值设定被尽可能精确地报告。任何数值，然而，固有地包含某些必然误差，该误差由各自的测试测量结果中发现的标准偏差产生。同样，正如此处使用的术语“约”一般指在给定值或范围的10％、5％、1％或0.5％内。或者，术语“约”意思是在本领域普通的技术人员可以考虑到的可接受的平均标准误差内。除了在操作/工作实例中，或者除非明确指出，否则应该理解，通过术语“大约”修改所有示例中的所有的数值范围、数量、值和百分比(诸如用于本文所公开的材料的数量、持续时间、温度、操作条件、比率大小等)。因此，除非有相反规定，本专利技术和所附权利要求所记载的数值参数设定是可以根据要求改变的近似值。至少，每个数值参数应该至少被解释为根据被报告的有效数字的数目，并应用普通的四舍五入技术。此处范围可以表示为从一个端点到另一个端点或在两个端点之间。此处公开的所有范围包括端点，除非另有说明。已经持续地开发互补金属氧化物半导体(CMOS)结构中的嵌入式磁性随机存储器(MRAM)单元。具有嵌入式MRAM单元的半导体电路包括MRAM单元区和与MRAM单元区分离的逻辑区。例如，MRAM单元区可以位于前述半导体电路的中心处而逻辑区可以位于半导体电路的外围(periphery)。注意，之前的陈述不旨在限制。关于MRAM单元区和逻辑区的其它布置包含在本专利技术的考虑的范围内。在MRAM单元区中，可以在MRAM结构下方设置晶体管结构。在一些实施例中，MRAM单元嵌入在在后段制程(BEOL)操作中制备的金属层中。例如，在MRAM单元区和在逻辑区中的晶体管结构设置在在前段制程操作中制备的共同的半导体衬底中，且在一些实施例中的上述两个区中基本上相同。MRAM单元可以嵌入在金属层的任何位置中，例如，嵌入在平行于半导体衬底的表面的水平分布的邻近的金属线之间。例如，嵌入式MRAM可以位于MRAM单元区中的第四金属线层和第五金属线层之间。水平地位移至逻辑区，第四金属线层通过第四金属通孔连接至第五金属线层。换言之，考虑到MRAM单元区和逻辑区，嵌入式MRAM覆盖第五金属线层和第四金属通孔的至少部分的厚度。在本文中，金属线层的规定的数量没有限制。一般地，本领域的普通技术人员能够理解MRAM位于第N金属线层和第(N+1)金属线层之间，其中，N是大于或等于1的整数。嵌入式MRAM包括由铁磁材料组成的磁性隧道结(MTJ)。底部电极和顶部电极电连接至MTJ以用于信号/偏压运输。接着先前提供的实例，底部电极进一步连接至第N金属线层，其中，顶部电极进一步连接至第(N+1)金属线层。当跨第(N+1)金属线层、顶部电极、MTJ、底部电极和第N金属线层施加偏压时，当测量相应的电流时，可以获得以上组合的结构的串联电阻R。在MRAM单元中的串联电阻R应该尽可能低地减小。然而，由于前述组合的结构之间的非导电层，具有较大的串联电阻R本文档来自技高网...

【技术保护点】
一种半导体结构，包括：逻辑区；存储区，邻近所述逻辑区，所述存储区包括：第N金属层；底部电极，位于所述第N金属层上方；磁性隧道结层，位于所述底部电极上方；顶部电极，位于所述磁性隧道结层上方；以及第N+1金属层，位于所述顶部电极上方；其中，所述顶部电极包括具有的氧化速率低于钽或钽的衍生物的氧化速率的材料，并且其中，N是大于或等于1的整数。

【技术特征摘要】
2015.11.20 US 14/948,0461.一种半导体结构，包括：逻辑区；存储区，邻近所述逻辑区，所述存储区包括：第N金属层；底部电极，位于所述第N金属层上方；磁...

【专利技术属性】
技术研发人员：庄学理，沈桂弘，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71