半导体结构及其形成方法技术

本发明专利技术提供一种半导体结构及其形成方法，其中，所述形成方法包括：提供衬底；在所述衬底上形成栅极结构，所述栅极结构两侧包括第一侧、以及与第一侧相对的第二侧；对所述栅极结构第一侧的衬底进行刻蚀，形成凹槽；在栅极结构第一侧凹槽底部形成高掺杂区，所述高掺杂区内具有第一掺杂离子；在第一侧的所述高掺杂区上形成填充所述凹槽的外延层；对第一侧的所述外延层进行掺杂形成漏区，所述漏区中具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的离子类型不同。其中，所述高掺杂区与漏区形成PN结，所述PN结具有较强的内建电场，能够降低所述PN结的击穿电压，从而降低半导体结构的结击穿电压。

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体制造
，尤其涉及一种半导体结构及其形成方法。
技术介绍
静电是一种客观存在的自然现象，产生的方式有多种，如接触、摩擦、电器间感应等。静电具有长时间积聚、高电压、低电量、小电流和作用时间短的特点。对于电子产品而言，静电放电(Electrostaticdischarge,ESD)是影响集成电路可靠性的一个主要因素。ESD是一种电荷的快速中和过程。由于静电电压很高，会给集成电路带来破坏性的后果，造成集成电路的失效。因此，为了保护集成电路免遭ESD的损害，ESD保护电路也设计于集成电路中，以防止集成电路受到ESD的损害。图1是现有技术一种ESD保护电路的结构示意图。请参考图1，示出ESD保护电路的结构示意图，所述ESD保护电路为栅极1和源极2接地的晶体管；所述晶体管的漏极3与被保护电路的静电端4相连。当被保护电路的静电端4积聚静电荷时，所述ESD保护电路的漏极3与源极2形成一定的电势差，使晶体管反向击穿，使电路导通，将静电端4的静电荷导出，从而减少所述静电端4的静电荷，进而防止被保护电路受到ESD的损害。然而，现有技术形成的ESD保护电路具有较高的击穿电压。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法，能够降低ESD保护电路的击穿电压。为解决上述问题，本专利技术提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成栅极结构，所述栅极结构两侧包括第一侧、以及与第一侧相对的第二侧；对所述栅极结构第一侧的衬底进行刻蚀，形成凹槽；在栅极结构第一侧凹槽底部形成高掺杂区，所述高掺杂区内具有第一掺杂离子；在第一侧的所述高掺杂区上形成填充所述凹槽的外延层；对第一侧的所述外延层进行掺杂形成漏区，所述漏区中具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的离子类型不同。可选的，还包括：对所述栅极结构第二侧的衬底进行刻蚀，形成凹槽；在栅极结构第二侧凹槽底部形成高掺杂区；在第二侧的所述高掺杂区上形成填充所述凹槽的外延层；对第二侧的外延层进行掺杂形成源区，所述源区中具有所述第二掺杂离子。可选的，形成高掺杂区的步骤包括：对所述栅极结构第一侧凹槽底部衬底进行离子注入，在凹槽底部的衬底内形成所述高掺杂区，注入离子包括第一掺杂离子。可选的，所述衬底的材料为硅；对所述栅极结构第一侧的衬底进行离子注入的步骤中，注入离子还包括第二离子，所述第二离子为锗或锡。可选的，对所述栅极结构第一侧凹槽底部的衬底进行离子注入的工艺参数包括：所述第一掺杂离子为硼离子；硼离子的注入能量为2KeV～10KeV，注入剂量为1E14atoms/cm2～1E15atoms/cm2。可选的，还包括：在所述高掺杂区表面形成应力层，所述应力层的表面低于衬底表面；对所述应力层进行掺杂，掺杂离子为第一掺杂离子；在所述应力层表面形成填充凹槽的外延层。可选的，形成高掺杂区的步骤包括：在所述凹槽的底部表面形成应力层，所述应力层的表面低于衬底表面；对所述应力层进行掺杂，形成所述高掺杂区，掺杂离子为第一掺杂离子。可选的，形成所述应力层的方法为外延生长工艺；对所述外延层进行掺杂的步骤包括：在外延生长所述应力层的过程中采用原位掺杂工艺在所述应力层内掺杂第一掺杂离子。可选的，所述衬底的材料为硅；所述应力层的材料为硅锗或硅锡。可选的，所述第一掺杂离子为硼离子或铟离子。可选的，所述高掺杂区中第一掺杂离子的掺杂浓度为1E20atoms/cm3～1E21atoms/cm3。可选的，所述高掺杂区的厚度为10nm～40nm。可选的，所述外延层的厚度为40nm～80nm。可选的，形成所述高掺杂区之前，还包括：形成覆盖所述栅极结构侧壁的第一侧墙；形成所述外延层之前，还包括：去除所述第一侧墙。相应的，本专利技术还提供一种半导体结构，包括：衬底；位于所述衬底表面的栅极结构，所述栅极结构两侧包括第一侧、以及与第一侧相对的第二侧，所述栅极结构第一侧衬底中具有凹槽；位于所述栅极结构第一侧的凹槽底部衬底表面的高掺杂区，所述高掺杂区具有第一掺杂离子，所述第一高掺杂区表面低于所述衬底表面；位于所述栅极结构第一侧高掺杂区上的漏区，所述漏区具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的离子类型不同。可选的，还包括：位于所述栅极结构第二侧衬底中的凹槽；位于所述栅极结构第二侧凹槽底部衬底表面的高掺杂区；位于所述栅极结构第二侧高掺杂区上的源区。可选的，所述高掺杂区的厚度为10nm～40nm。可选的，所述高掺杂区的材料为含有第一掺杂离子的硅锗或硅锡。可选的，所述第一掺杂离子为硼离子或锡离子。可选的，所述第一掺杂离子的浓度为1E20atoms/cm3～1E21atoms/cm3。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术的半导体结构的形成方法通过在栅极结构第一侧凹槽底部形成高掺杂区，且高掺杂区的第一掺杂离子与漏区的第二掺杂离子的离子类型不同，则所述高掺杂区与漏区形成PN结，所述PN结具有较强的内建电场，能够降低所述PN结的击穿电压，从而降低晶体管的结击穿电压。降低晶体管的结击穿电压能够降低ESD保护电路的开启电压，使被保护电路中的静电得以充分释放，从而能够改善ESD电路的保护性能。进一步，所述衬底的材料为硅，注入离子包括第二离子，所述第二离子为锗或锡，所述第二离子的晶格常数大于衬底的晶格常数，因此所述第二注入离子能够为衬底提供纵向拉应力，增加衬底中载流子的迁移速率。进一步，还可以在所述凹槽中形成应力层，所述应力层能够增加衬底中载流子的迁移速率。进一步，在形成所述高掺杂区之前在所述栅极结构侧壁上形成第一侧墙，所述第一侧墙能够防止高掺杂区过分靠近栅极结构下方衬底，从而能够避免栅极结构第一侧和第二侧高掺杂区穿通。本专利技术的半导体结构中，所述漏区底部与高掺杂区相接触，所述高掺杂区中的第一掺杂离子与漏区第二掺杂离子的离子类型不同。所述漏区与第二侧高掺杂区形成PN结，所述PN结具有较强的内建电场，能够降低所述PN结的击穿电压，从而降低半导体结构的结击穿电压。半导体结构的结击穿电压的降低能够减小ESD保护电路的开启电压，使被保护电路中的静电得以充分释放，从而能够改善ESD电路的保护性能。附图说明图1是一种ESD保护电路的结构示意图；图2至图8是本专利技术半导体结构的形成方法一实施例各步骤的结构示意图；图9是本专利技术半导体结构的形成方法另一实施例的结构示意图。具体实施方式半导体结构存在诸多问题，例如：ESD保护电路的击穿电压较高。结合一种半导体结构的形成方法，分析ESD保护电路的击穿电压较低的原因：在ESD保护电路的形成方法中，在形成漏区之前，对衬底进行掺杂，形成阱区，所述阱区与漏区形成PN结。所述PN结的击穿电压决定了ESD保护电路的开启电压。然而由于阱区的掺杂浓度较低，导致阱区与漏区形成的PN结内建电场强度小，PN结的击穿电压较高，从而使ESD保护电路的结击穿电压较高。较高的结击穿电压容易导致ESD保护电路的开启电压较高，从而很难使被保护电路中的静电得以充分释放，进而使ESD保护电路很难为被保护电路提供有效保护。为解决所述技术问题，本专利技术提供了一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成栅极结构，所述栅极结构两侧包括第一侧、以及与第一侧相本文档来自技高网...

【技术保护点】
一种半导体结构的形成方法，其特征在于，包括：提供衬底；在所述衬底上形成栅极结构，所述栅极结构两侧包括第一侧、以及与第一侧相对的第二侧；对所述栅极结构第一侧的衬底进行刻蚀，形成凹槽；在栅极结构第一侧凹槽底部形成高掺杂区，所述高掺杂区内具有第一掺杂离子；在第一侧的所述高掺杂区上形成填充所述凹槽的外延层；对第一侧的所述外延层进行掺杂形成漏区，所述漏区中具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的离子类型不同。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供衬底；在所述衬底上形成栅极结构，所述栅极结构两侧包括第一侧、以及与第一侧相对的第二侧；对所述栅极结构第一侧的衬底进行刻蚀，形成凹槽；在栅极结构第一侧凹槽底部形成高掺杂区，所述高掺杂区内具有第一掺杂离子；在第一侧的所述高掺杂区上形成填充所述凹槽的外延层；对第一侧的所述外延层进行掺杂形成漏区，所述漏区中具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的离子类型不同。2.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：对所述栅极结构第二侧的衬底进行刻蚀，形成凹槽；在栅极结构第二侧凹槽底部形成高掺杂区；在第二侧的所述高掺杂区上形成填充所述凹槽的外延层；对第二侧的外延层进行掺杂形成源区，所述源区中具有所述第二掺杂离子。3.如权利要求1或2所述的半导体结构的形成方法，其特征在于，形成高掺杂区的步骤包括：对所述栅极结构第一侧凹槽底部衬底进行离子注入，在凹槽底部的衬底内形成所述高掺杂区，注入离子包括第一掺杂离子。4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述衬底的材料为硅；对所述栅极结构第一侧的衬底进行离子注入的步骤中，注入离子还包括第二离子，所述第二离子为锗或锡。5.如权利要求3所述的半导体结构的形成方法，其特征在于，对所述栅极结构第一侧凹槽底部的衬底进行离子注入的工艺参数包括：所述第一掺杂离子为硼离子；硼离子的注入能量为2KeV～10KeV，注入剂量为1E14atoms/cm2～1E15atoms/cm2。6.如权利要求3所述的半导体结构的形成方法，其特征在于，还包括：在所述高掺杂区表面形成应力层，所述应力层的表面低于衬底表面；对所述应力层进行掺杂，掺杂离子为第一掺杂离子；在所述应力层表面形成填充凹槽的外延层。7.如权利要求1或2所述的半导体结构的形成方法，其特征在于，形成高掺杂区的步骤包括：在所述凹槽的底部表面形成应力层，所述应力层的表面低于衬底表面；对所述应力层进行掺杂，形成所述高掺杂区，掺杂离子为第一掺杂离子。8.如权利要求7所述的半导体结构的形成方法，其特征在于，形成所述应力层的方法为外延生长工...

【专利技术属性】
技术研发人员：赵猛，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31