分割和接合方法及其形成的结构技术

本发明专利技术实施例公开了分割和接合方法以及由此形成的结构。方法包括分割第一芯片，以及在分割第一芯片之后，接合第一芯片至第二芯片。第一芯片包括第一半导体衬底和位于第一半导体衬底的正面上的第一互连结构。分割第一芯片包括通过第一半导体衬底的背面蚀刻穿过第一互连结构。

【技术实现步骤摘要】
分割和接合方法及其形成的结构
本专利技术实施例涉及分割和接合方法及其形成的结构。
技术介绍
由于许多电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成度的不断提高，半导体工业经历了快速发展。在大多数情况下，该集成度的改进源自最小部件尺寸(例如，向着亚20nm节点缩小半导体工艺节点)的不断减小，其允许将更多的组件集成到给定的区域中。由于最近对微型化、更高速度和更大带宽以及更低功率消耗和延迟时间(latency)的需求不断增长，因此亟需用于半导体管芯的更小和更具创造性的封装技术。随着半导体技术进一步发展，诸如3D集成电路(3DIC)的堆叠式半导体器件已出现，并成为进一步减少半导体器件的物理尺寸的有效替代物。在堆叠式半导体器件中，在不同半导体晶圆上制造诸如逻辑、存储器、处理器电路等的有源电路。可将两个或多个半导体晶圆安装在另一个半导体晶圆的上部以进一步减小半导体器件的形式因数。可通过适当的接合技术将两个半导体晶圆接合在一起。可在堆叠式半导体晶圆之间提供电连接。堆叠式半导体器件可提供更高的集成度以及更小的形式因数并且使性能增强和能量消耗降低。
技术实现思路
根据本专利技术的一些实施例，提供了一种制造半导体结构的方法，包括：分割第一芯片，所述第一芯片包括第一半导体衬底和在所述第一半导体衬底的正面上的第一互连结构，分割所述第一芯片包括通过所述第一半导体衬底的背面蚀刻穿过所述第一互连结构；以及在所述分割所述第一芯片之后，将所述第一芯片接合至第二芯片。根据本专利技术的另一些实施例，还提供了一种制造半导体结构的方法，包括：在未分割的第一晶圆上形成第一芯片，所述第一芯片包括第一半导体衬底，所述第一半导体衬底是所述未分割的第一晶圆的部分并且包括位于所述第一半导体衬底上的第一互连结构；从所述第一晶圆的剩余部分分割所述第一芯片；以及在分割所述第一芯片之后，将所述第一芯片接合至第二芯片，所述第二芯片位于未分割的第二晶圆上，所述第二芯片包括第二半导体衬底，所述第二半导体衬底是所述未分割的第二晶圆的部分并且包括位于所述第二半导体衬底上的第二互连结构，将所述第一互连结构接合至所述第二互连结构，在所述接合之后，所述第一互连结构的外侧壁形成为以小于90°的角度与所述第一芯片和所述第二芯片之间的接合界面相交。根据本专利技术的又一些实施例，还提供了一种半导体结构，包括：第一芯片，包括第一半导体衬底和位于所述第一半导体衬底的正面上的第一互连结构；以及第二芯片，接合至所述第一芯片，所述第二芯片包括第二半导体衬底和位于所述第二半导体衬底的正面上的第二互连结构，所述第一芯片的外侧壁在所述第一芯片和所述第二芯片之间的接合界面处以小于90°的内角与所述接合界面相交。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的数量和尺寸可以被任意增加或减少。图1至图8是其中将芯片分割并接合至较大衬底的第一实施例的中间步骤中的结构的各个截面图。图9至图11是其中将芯片分割并接合至较大衬底的第二实施例的中间步骤中的结构的各个截面图。图12和图13是其中将芯片分割并接合至较大衬底的第三实施例的中间步骤中的结构的各个截面图。图14至图16是其中将芯片分割并接合至较大衬底的第四实施例的中间步骤中的结构的各个截面图。图17至图22是其中将芯片分割并接合至较大衬底的第五实施例的中间步骤中的结构的各个截面图。图23至图28是其中将芯片分割并接合至较大衬底的第六实施例的中间步骤中的结构的各个截面图。图29至图36是其中将芯片分割并接合至较大衬底的第七实施例的中间步骤中的结构的各个截面图。具体实施方式以下公开提供了多种不同实施例或实例，用于实现本专利技术的不同特征。以下将描述组件和布置的特定实例以简化本专利技术。当然，这些仅是实例并且不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本专利技术可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。此外，在此可使用诸如“在…之下”、“在…下面”、“下面的”、“在…上面”、以及“上面的”等的空间关系术语，以容易地描述如图中所示的一个元件或部件与另一元件或部件的关系。应当理解，除图中所示的方位之外，空间关系术语将包括使用或操作中的装置的各种不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且通过在此使用的空间关系描述符进行相应地解释。在各种分割以及接合芯片(和/或芯片堆叠件)至晶圆的背景中讨论本文描述的实施例。本领域的一般技术人员容易理解，可将本文讨论的实施例的各个方面应用于诸如芯片至芯片接合和晶圆至晶圆接合的其他背景。应该注意，本文讨论的实施例不必示出可能存在于结构中的每一个元件或部件。例如，诸如当讨论一个元件可能足以覆盖实施例的各个方面时，可从附图中省略多个元件。此外，本文讨论的方法实施例可被讨论为按照特定顺序实施；然而，可按照任何逻辑顺序实施其他方法实施例。图1至图8示出其中将芯片分割并接合至诸如晶圆的较大的衬底的第一实施例的中间步骤中的结构的各个截面图。首先参考图1，示出在分割之前的第一集成电路芯片(或更简单地，“芯片”)100。第一芯片100包括第一半导体衬底102，第一半导体衬底102上形成有第一电路(通过包括第一晶体管104的第一电路示出的)。例如，第一半导体衬底102可包括块状半导体、绝缘体上半导体(SOI)衬底等。通常，SOI衬底包括在绝缘体层上形成的半导体材料层。例如，绝缘体层可为埋氧(BOX)层、氧化硅层等。在衬底上提供绝缘体层，所述衬底通常为硅或玻璃衬底。第一半导体衬底102的半导体材料可包括诸如硅、锗等的元素半导体；包括SiC、SiGe、GaAs、GaP、InP、InAs、InSb、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP等的化合物或合金半导体；或其组合。如图1示出的，第一半导体衬底102为诸如晶圆的较大的半导体衬底的部分，其中，在分割之前在所述第一半导体衬底102上形成有相似或相同芯片。在一个实施例中，电路包括在具有一个或多个介电层106的第一半导体衬底102上形成的诸如第一晶体管104的电器件，所述一个或多个介电层106具有在电器件上方的相应金属化图案108。可在称为第一半导体衬底102的正面上形成诸如第一晶体管104的电器件。与第一半导体衬底102的正面相对的第一半导体衬底102的侧面可被称为第一半导体衬底102的背面。介电层106中的金属化图案108(例如，在第一半导体衬底102的正面上形成的)可在电器件之间路由电信号和/或路由至第一半导体衬底102外部的节点。还可在一个或多个介电层106中形成电器件。为便于随后参考，将介电层106和金属化图案108以及任何任何接触件和/或通孔共同称为第一芯片正面互连结构110。在第一半导体衬底102上形成的第一电路可为适用于特定应用的任何类型的电路。例如，第一电路可包括互连以实施本文档来自技高网...

【技术保护点】
一种制造半导体结构的方法，包括：分割第一芯片，所述第一芯片包括第一半导体衬底和在所述第一半导体衬底的正面上的第一互连结构，分割所述第一芯片包括通过所述第一半导体衬底的背面蚀刻穿过所述第一互连结构；以及在所述分割所述第一芯片之后，将所述第一芯片接合至第二芯片。

【技术特征摘要】
2015.11.24 US 14/950,9151.一种制造半导体结构的方法，包括：分割第一芯片，所述第一芯片包括第一半导体衬底和在所述第一半导体衬底的正面上的第一互连结构，分割所述第一芯片包括通过所述第一半导体衬底的背面蚀刻穿过所述第一互连结构；以及在所述分割所述第一芯片之后，将所述第一芯片接合至第二芯片。2.根据权利要求1所述的方法，其中，在所述蚀刻之后，所述第一互连结构的外侧壁与位于所述第一半导体衬底的最远端的所述第一互连结构的外表面相交的角度不等于90°。3.根据权利要求1所述的方法，其中，所述第二芯片包括第二半导体衬底和在所述第二半导体衬底的正面上的第二互连结构，在将所述第一芯片接合至所述第二芯片期间，所述第二半导体衬底为晶圆的未分割的部分。4.根据权利要求1所述的方法，其中，所述第二芯片包括第二半导体衬底和在所述第二半导体衬底的正面上的第二互连结构，当将所述第一芯片接合至所述第二芯片时，所述第一互连结构接合至所述第二互连结构。5.根据权利要求4所述的方法，还包括：使用第一密封剂密封位于所述第二芯片上的所述第一芯片；形成穿过所述第二芯片的第二半导体衬底的背面至所述第二互连结构、所述第一互连结构或它们的组合的第一通孔；以及在所述第二芯片的第二半导体衬底的背面上形成第三互连结构，所述第三互连结构连接至所述第一通孔。6.根据权利要求5所述的方法，还包括：将第三芯片接合至所述第三互连结构，所述第三芯片包括第三半导体衬底和位于所述第三半导体衬底的正面上的第四互连结构，所述第四互连结构接合至所述第三互连结构。7.根据权利要求6所述的...

【专利技术属性】
技术研发人员：余振华，吴仓聚，邱文智，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71