一种IMD可靠性测试结构制造技术

本实用新型专利技术提供一种IMD可靠性测试结构，包括：衬底和位于衬底中的N阱区和P阱区；条状栅极结构，包括栅氧化层及多晶硅层，栅氧化层位于有源区表面，多晶硅层覆盖于栅氧化层表面；层间介质层，覆盖于多晶硅层表面；第一金属线层，形成于层间介质层内；金属层间介质层，覆盖于第一金属线层表面；第二金属线层，形成于金属层间介质层内；第一金属连线和第二金属连线分别连接第一金属线层和第二金属线层；第三金属连线位于第一金属连线与第二金属连线之间，且与二者交错设置；第一金属连线与第二金属连线均为梳齿状结构，且投影相重叠，第三金属连线为蛇形结构。本实用新型专利技术可防止测试焊盘底端泄漏问题，达到有效评估金属层间介质层可靠性的目的。

A IMD reliability test structure

The utility model provides a IMD reliability test structure includes a substrate and a substrate in the N trap and P trap; strip gate structure includes a gate oxide layer and a polycrystalline silicon layer, a gate oxide layer on the surface of the active area, the polysilicon layer is covered on the surface of the gate oxide layer; interlayer dielectric layer covers the surface of the polycrystalline silicon layer; a first metal line layer formed in the interlayer dielectric layer; the metal interlayer dielectric layer covers the first metal wire layer; a second metal line layer formed on the metal layer between the dielectric layer; a first metal line and the second metal wires are respectively connected with the first metal layer and the second layer metal wire line third; metal line is located between the first and second metal wire metal wire, and set with two staggered; first metal line and second metal wires are comb like structure, and the projection overlap, third metal The connection is snake like structure. The utility model can prevent the leakage of the bottom end of the welding pad and achieve the purpose of effectively evaluating the reliability of the dielectric layer between the metal layers.

【技术实现步骤摘要】
一种IMD可靠性测试结构
本技术涉及半导体测试结构
，特别是涉及一种IMD可靠性测试结构。
技术介绍
Low-k(低介电常数)材料(k<3.0)由于其固有的低介电系数，可产生较低的电容值(C)，因而已经被广泛的应用于半导体制造领域，如作为填充于金属层(包括互连线(interconnect)和通孔(via))间的介质层材料。所以，在BEOL(BackEndOfLine，后段工艺)采用Low-k材料制成的介质层(如互连线之间的介质层、互连线与通孔之间的介质层、通孔与通孔之间的介质层等)，其击穿电压(Vbd，Voltagebreakdown)会明显降低，特别是其TDDB(TimeDependentDielectricBreakdown，介质层经时击穿效应)更会显著下降，这就对BEOL的工艺的可靠性提出了更高的要求，对BEOL制造的电路结构的性能进行测试也变得至关重要。现有技术中，半导体器件结构如图1所示，从下至上依次是P阱区(Pwell)/有源区(AA)6’、栅氧化层(Oxide)5’、多晶硅层(Poly)4’、氮氧化硅层(SiN)3’、层间介质层(ILD)2’、金属线层(Metalline)1’，当需要进行IMD(InterMetalDielectric，金属层间介质层)可靠性测试时，在所述金属线层中设计测试结构。针对IMD性能的测试，对于28nm工艺来说，由于ILD(InterLayerDielectric，层间介质层)太薄了，在进行IMD性能的测试时，ILD容易被击穿，导致测试焊盘下方的器件区先于IMD测试结构被导通而产生泄漏电流，使得原来的测试结构无法达到预设的评估金属层间介质层可靠性性能的目的。
技术实现思路
鉴于以上所述现有技术的缺点，本技术的目的在于提供一种防止测试焊盘底端泄漏的IMD可靠性测试结构，用于解决现有技术中由于层间介质层太薄容易击穿产生测试焊盘底端泄漏进而导致IMD测试结构失效的问题。为实现上述目的，本技术提供一种IMD可靠性测试结构，包括：衬底；N阱区和P阱区，所述N阱区和所述P阱区均位于所述衬底中，且所述N阱区位于所述P阱区的两侧并由所述衬底隔离；多个有源区，位于所述N阱区及所述P阱区内；条状栅极结构，所述栅极结构包括栅氧化层及多晶硅层，所述栅氧化层位于所述有源区表面，所述多晶硅层覆盖于所述栅氧化层表面；层间介质层，覆盖于所述多晶硅层表面；第一金属线层，形成于所述层间介质层内；金属层间介质层，覆盖于所述第一金属线层表面；第二金属线层，形成于所述金属层间介质层内；第一金属连线，连接所述第一金属线层；第二金属连线，连接所述第二金属线层；第三金属连线，位于所述第一金属连线与所述第二金属连线之间，且与所述第一金属连线、所述第二金属连线交错设置；其中，所述第一金属连线与所述第二金属连线均为梳齿状结构，且投影相重叠；所述第三金属连线为蛇形结构。于本技术的一实施方式中，所述栅氧化层为增加厚度的双栅氧化层。于本技术的一实施方式中，所述第一金属连线、所述第二金属连线和所述第三金属连线下方的所述多晶硅层为填充的虚设多晶硅，所述虚设多晶硅位于所述条状栅极结构的一侧，且与所述第一金属连线、所述第二金属连线和所述第三金属连线的位置错开。于本技术的一实施方式中，所述第一金属连线与所述第二金属连线之间通过金属插塞连接。于本技术的一实施方式中，还包括位于所述有源区内的源极区和漏极区。于本技术的一实施方式中，还包括隔离相邻的所述有源区的浅沟槽隔离区。于本技术的一实施方式中，所述层间介质层下方还包括氮化硅层。于本技术的一实施方式中，还包括依次形成于所述第二金属线层上方的N个金属线层，其中，N≥0；所述N个金属线层中相邻的所述金属线层之间均填充有所述金属层间介质层。于本技术的一实施方式中，还包括连接所述第一金属线层的两个测试焊盘，其中一个所述测试焊盘连接所述第一金属连线和所述第二金属连线，另一个所述测试焊盘连接所述第三金属连线。于本技术的一实施方式中，所述衬底为P型衬底或N型衬底。如上所述，本技术的IMD可靠性测试结构，具有以下有益效果：1、本技术的IMD可靠性测试结构的设计，在具有更薄的ILD厚度的28nm及以下的工艺中，可以有效地进行IMDTDDB测试和Vramp(Voltageramp，斜坡电压)测试，以便评估BEOL制造的电路结构的性能。2、本技术的IMD可靠性测试结构在设计中，器件区采用两边N阱区和中间P阱区的结构，相当于增加了双PN节，有效增加了测试焊盘底部的纵向电压，降低了测试焊盘底端导通而泄漏的可能性。3、采用加厚的双栅氧化层，也即在任一个工艺中，始终采用厚的外围IO区的氧化层而不是中心Core区的氧化层，增加测试焊盘底部的纵向电压，降低ILD被击穿的可能性。4、手动插入虚设(dummy)多晶硅，避免系统为控制关键尺寸均匀性而自动添加虚设多晶硅于测试结构的正下方，从而影响IMD可靠性测试结构。5、本技术的IMD可靠性测试结构可以有效进行测试，而不增加任何成本。附图说明图1为现有技术的IMD可靠性测试结构中测试焊盘下方的器件结构示意图。图2为本技术IMD可靠性测试结构中测试焊盘下方的器件结构示意图。图3为本技术IMD可靠性测试结构的结构示意图。图4为本技术IMD可靠性测试结构的俯视图。图5为图4中金属插塞处的横截面示意图。元件标号说明1’金属线层2’层间介质层3’氮化硅层4’多晶硅层5’栅氧化层6’P阱区1衬底2N阱区3P阱区4双栅氧化层5多晶硅层6层间介质层7金属层间介质层8第一金属线层9第二金属线层10第一金属连线11第二金属连线12第三金属连线13虚设多晶硅14金属插塞15浅沟槽隔离区16氮化硅层17测试焊盘具体实施方式以下由特定的具体实施例说明本技术的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本技术的其他优点及功效。请参阅图1至图5。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本技术可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本技术所能产生的功效及所能达成的目的下，均应仍落在本技术所揭示的
技术实现思路
得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本技术可实施的范围，其相对关系的改变或调整，在无实质变更
技术实现思路
下，当亦视为本技术可实施的范畴。请参阅图2-图3，本技术提供一种IMD可靠性测试结构，包括：衬底1；N阱区2和P阱区3，所述N阱区2和所述P阱区3均位于所述衬底1中，且所述N阱区2位于所述P阱区3的两侧并由所述衬底1隔离；多个有源区(未示出)，位于所述N阱区2及所述P阱区3内；条状栅极结构，所述栅极结构包括栅氧化层及多晶硅层5，所述栅氧化层位于所述有源区表面，所述多晶硅层5覆盖于所述栅氧化层表面；层间介质层6，覆盖于所述多晶硅层5表面；第一金属线层8，形成于所述层间介质层6内；金属层间介质层7，覆盖于所述第一金属线层8表面；第本文档来自技高网...

【技术保护点】
一种IMD可靠性测试结构，其特征在于，包括：衬底；N阱区和P阱区，所述N阱区和所述P阱区均位于所述衬底中，且所述N阱区位于所述P阱区的两侧并由所述衬底隔离；多个有源区，位于所述N阱区及所述P阱区内；条状栅极结构，所述栅极结构包括栅氧化层及多晶硅层，所述栅氧化层位于所述有源区表面，所述多晶硅层覆盖于所述栅氧化层表面；层间介质层，覆盖于所述多晶硅层表面；第一金属线层，形成于所述层间介质层内；金属层间介质层，覆盖于所述第一金属线层表面；第二金属线层，形成于所述金属层间介质层内；第一金属连线，连接所述第一金属线层；第二金属连线，连接所述第二金属线层；第三金属连线，位于所述第一金属连线与所述第二金属连线之间，且与所述第一金属连线、所述第二金属连线交错设置；其中，所述第一金属连线与所述第二金属连线均为梳齿状结构，且投影相重叠；所述第三金属连线为蛇形结构。

【技术特征摘要】
1.一种IMD可靠性测试结构，其特征在于，包括：衬底；N阱区和P阱区，所述N阱区和所述P阱区均位于所述衬底中，且所述N阱区位于所述P阱区的两侧并由所述衬底隔离；多个有源区，位于所述N阱区及所述P阱区内；条状栅极结构，所述栅极结构包括栅氧化层及多晶硅层，所述栅氧化层位于所述有源区表面，所述多晶硅层覆盖于所述栅氧化层表面；层间介质层，覆盖于所述多晶硅层表面；第一金属线层，形成于所述层间介质层内；金属层间介质层，覆盖于所述第一金属线层表面；第二金属线层，形成于所述金属层间介质层内；第一金属连线，连接所述第一金属线层；第二金属连线，连接所述第二金属线层；第三金属连线，位于所述第一金属连线与所述第二金属连线之间，且与所述第一金属连线、所述第二金属连线交错设置；其中，所述第一金属连线与所述第二金属连线均为梳齿状结构，且投影相重叠；所述第三金属连线为蛇形结构。2.根据权利要求1所述的IMD可靠性测试结构，其特征在于，所述栅氧化层为增加厚度的双栅氧化层。3.根据权利要求1所述的IMD可靠性测试结构，其特征在于，所述第一金属连线、所述第二金属连线和所述第三金属连线下方的所述多晶硅层为填充的虚设多晶硅...

【专利技术属性】
技术研发人员：朱月芹，宋永梁，张沥文，
申请(专利权)人：中芯国际集成电路制造北京有限公司，中芯国际集成电路制造上海有限公司，
类型：新型
国别省市：北京,11