静电放电保护结构及其形成方法技术

一种静电放电保护结构及其形成方法，静电放电保护结构包括：具有第一区域、第二区域和第三区域的衬底，第一区域两侧分别与第二区域和第三区域相邻；位于衬底第一区域表面的若干平行排列的第一鳍部，第一鳍部具有延伸至第二区域的第一端以及延伸至第三区域的第二端；位于衬底第二区域表面的第二鳍部，第二鳍部与若干第一鳍部的第一端连接；位于衬底第三区域表面的第三鳍部，第三鳍部与若干第一鳍部的第二端连接；横跨若干第一鳍部的第一栅极结构，第一栅极结构位于部分第一鳍部的侧壁和顶部表面；位于第二鳍部和部分第一鳍部内的源区；位于第三鳍部内的漏区。静电放电保护结构的性能改善。

Electrostatic discharge protection structure and method for forming the same

A method of forming electrostatic discharge protection structure and, including electrostatic discharge protection structure: a substrate having a first region and a second region and the third region, the first region on both sides respectively with second and third regions adjacent to the first region located in the surface of the substrate; a plurality of parallel rows of the first row of the fin, the first fin has extended to second areas the first end and a second end extends to the third area; second fin located on the surface region of the substrate second, a first end and a plurality of first second fin fin connection; third fin located on the surface region of the substrate third, and a plurality of first third fin fin portion connected to the second end; the first gate structure across a plurality of first fins the side wall and the top surface of the first gate structure is located in the first part of the fin; second is located in the source area of the fin and the fin portion of the first position within the Department; The leakage zone in the third fin. Performance improvement of ESD protection structure.

【技术实现步骤摘要】
静电放电保护结构及其形成方法
本专利技术涉及半导体制造
，尤其涉及一种静电放电保护结构及其形成方法。
技术介绍
随着半导体芯片的运用越来越广泛，导致半导体芯片受到静电损伤的因素也越来越多。在现有的芯片设计中，常采用静电放电(ESD，ElectrostaticDischarge)保护电路以减少芯片损伤。现有的静电放电保护电路的设计和应用包括：栅接地场效应晶体管(GateGroundedNMOS，GGNMOS)保护电路、可控硅(SiliconControlledRectifier，SCR)保护电路、横向扩散场效应晶体管(LaterallyDiffusedMOS，LDMOS)保护电路等。图1是现有的栅接地的场效应晶体管保护结构的剖面结构示意图，包括：衬底10；位于衬底10内的N型阱区11；位于N型阱区11表面的栅极结构12；位于栅极结构12两侧的N型阱区11内的P型的源极13和P型的漏极14。所述P型源极13、P型阱区11和N型漏极14构成一寄生PNP三极管；其中，所述源极13为寄生三极管的发射极，所述漏极14为寄生三极管的集电极，所述阱区11为寄生三极管的基区；所述源极13、阱区11和栅极结构12的栅极接地，外部电路的静电电压输入漏极14，所述外部电路与芯片内部电路电连接，用于驱动芯片内部电路工作。随着半导体技术的发展，使得半导体器件的尺寸不断缩小，器件密度不断提高，现有的静电放电保护电路结构已无法满足技术需求，需要在静电放电保护电路结构中引入鳍式场效应晶体管。然而，随着半导体器件的尺寸进一步减小，即使在静电放电保护电路中采用鳍式场效应晶体管，其性能依旧不稳定。
技术实现思路
本专利技术解决的问题是提供一种静电放电保护结构及其形成方法，所述静电放电保护结构的性能改善。为解决上述问题，本专利技术提供一种静电放电保护结构，包括：衬底，所述衬底具有第一区域、第二区域和第三区域，所述第一区域两侧分别与第二区域和第三区域相邻；位于衬底第一区域表面的若干平行排列的第一鳍部，所述第一鳍部具有延伸至第二区域的第一端以及延伸至第三区域的第二端；位于衬底第二区域表面的第二鳍部，所述第二鳍部与若干第一鳍部的第一端连接；位于衬底第三区域表面的第三鳍部，所述第三鳍部与若干第一鳍部的第二端连接；位于所述衬底表面的隔离层，所述隔离层覆盖所述第一鳍部、第二鳍部和第三鳍部的部分侧壁，且所述隔离层表面低于所述第一鳍部、第二鳍部和第三鳍部的顶部表面；横跨若干第一鳍部的第一栅极结构，所述第一栅极结构位于部分第一鳍部的侧壁和顶部表面；位于第二鳍部和部分第一鳍部内的源区；位于第三鳍部内的漏区。可选的，所述衬底、第一鳍部、第二鳍部和第三鳍部内具有阱区，所述阱区内具有N型离子。可选的，所述源区和漏区内具有P型离子。可选的，还包括：位于第二区域内的若干第二栅极结构，所述第二栅极结构至少位于第二鳍部顶部表面，若干第二栅极结构平行排列，且所述第二栅极结构平行于第一栅极结构。可选的，所述源区包括：位于相邻第二栅极结构之间、以及第一栅极结构与第二栅极结构之间的源区外延层，所述源区外延层位于所述第一鳍部和第二鳍部的顶部。可选的，所述源区外延层的材料为硅或硅锗；所述源区外延层内掺杂有P型离子。可选的，所述第二栅极结构包括第二栅极；所述第二栅极与静电电压端连接。可选的，位于第三区域内的若干第三栅极结构，所述第三栅极结构至少位于第三鳍部顶部表面，若干第三栅极结构平行排列，且所述第三栅极结构平行于第一栅极结构。可选的，所述漏区包括：位于相邻第三栅极结构之间的漏区外延层，所述漏区外延层位于所述第三鳍部的顶部。可选的，所述漏区外延层的材料为硅或硅锗；所述源区外延层内掺杂有P型离子。可选的，所述第三栅极结构包括第三栅极；所述第三栅极与静电电压端连接。可选的，还包括：位于第一栅极结构两侧的第一鳍部内的轻掺杂区；其中，一侧的轻掺杂区位于第一栅极结构与第三栅极结构之间。可选的，所述第一栅极结构包括第一栅极。可选的，还包括：位于所述第一栅极顶部的第一导电结构；所述第一导电结构接地。可选的，还包括：位于源区顶部的第二导电结构；所述第二导电结构接地。可选的，还包括：位于漏区顶部的第三导电结构；所述第三导电结构与静电电压端连接。相应的，本专利技术还提供一种上述任一项所述的静电放电保护结构的形成方法，包括：提供衬底，所述衬底具有第一区域、第二区域和第三区域，所述第一区域两侧分别与第二区域和第三区域相邻，所述衬底第一区域表面具有若干平行排列的第一鳍部，所述第一鳍部具有延伸至第二区域的第一端以及延伸至第三区域的第二端，所述衬底第二区域表面具有第二鳍部，所述第二鳍部与若干第一鳍部的第一端连接，所述衬底第三区域表面的第三鳍部，所述第三鳍部与若干第一鳍部的第二端连接；在所述衬底表面形成隔离层，所述隔离层覆盖所述第一鳍部、第二鳍部和第三鳍部的部分侧壁，且所述隔离层表面低于所述第一鳍部、第二鳍部和第三鳍部的顶部表面；形成横跨若干第一鳍部的第一栅极结构，所述第一栅极结构位于部分第一鳍部的侧壁和顶部表面；形成位于第二鳍部和部分第一鳍部内的源区、以及位于第三鳍部内的漏区。可选的，在形成第一栅极结构的同时，在第二区域内形成若干第二栅极结构，在第三区域内形成若干第三栅极结构；所述第二栅极结构至少位于第二鳍部顶部表面，若干第二栅极结构平行排列，且所述第二栅极结构平行于第一栅极结构；所述第三栅极结构至少位于第三鳍部顶部表面，若干第三栅极结构平行排列，且所述第三栅极结构平行于第一栅极结构。可选的，述源区和漏区的形成步骤包括：形成第一开口和第二开口，所述第一开口位于相邻第二栅极结构之间、以及第一栅极结构与第二栅极结构之间的第一鳍部和第二鳍部内，所述第二开口位于相邻第三栅极结构之间的第三鳍部内；采用外延工艺在所述第一开口内形成源区外延层，在所述第二开口内形成漏区外延层；在所述源区外延层和漏区外延层内掺杂P型离子。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术的结构中，所述源区位于第二鳍部内，漏区位于第三鳍部内，而静电电荷输入漏区直至源区和漏区之间的沟道开启之后，静电电荷能够受到电势差的驱动向各个第一鳍部输送，直至源区输出。由于位于衬底第二区域的第二鳍部与若干第一鳍部的第一端连接，位于衬底第三区域的第三鳍部与若干第一鳍部的第二端连接，因此各第一鳍部的第一端和第二端之间的电压均一，且能够保证第一鳍部内的沟道能够同时开启，从而能够保证各第一鳍部内的电流均一，而且有利于增大源区输出的电流。此外，由于所述漏区位于第三鳍部内，则所述漏区与第一栅极结构之间具有一定距离，有利于避免栅极结构内因漏区的电势过高而发生击穿，从而能够避免静电放电保护结构发生失效。本专利技术的方法中，在所述第二鳍部内形成源区，在第三鳍部内形成漏区，静电电荷自漏区输入，直至源区和漏区之间的沟道开启，所述静电电荷能够受到电势差的驱动向各个第一鳍部输送，直至源区输出。由于所述第二鳍部与若干第一鳍部的第一端连接，所述第三鳍部与若干第一鳍部的第二端连接，因此各第一鳍部的第一端和第二端之间的电压均一，且能够保证第一鳍部内的沟道能够同时开启，从而能够保证各第一鳍部内的电流均一，有利于增大源区输出的电流。此外，由于所述漏区位于第三鳍部内，则所述漏区与第一栅极结构之间具有一定本文档来自技高网...

【技术保护点】
一种静电放电保护结构，其特征在于，包括：衬底，所述衬底具有第一区域、第二区域和第三区域，所述第一区域两侧分别与第二区域和第三区域相邻；位于衬底第一区域表面的若干平行排列的第一鳍部，所述第一鳍部具有延伸至第二区域的第一端以及延伸至第三区域的第二端；位于衬底第二区域表面的第二鳍部，所述第二鳍部与若干第一鳍部的第一端连接；位于衬底第三区域表面的第三鳍部，所述第三鳍部与若干第一鳍部的第二端连接；位于所述衬底表面的隔离层，所述隔离层覆盖所述第一鳍部、第二鳍部和第三鳍部的部分侧壁，且所述隔离层表面低于所述第一鳍部、第二鳍部和第三鳍部的顶部表面；横跨若干第一鳍部的第一栅极结构，所述第一栅极结构位于部分第一鳍部的侧壁和顶部表面；位于第二鳍部和部分第一鳍部内的源区；位于第三鳍部内的漏区。

【技术特征摘要】
1.一种静电放电保护结构，其特征在于，包括：衬底，所述衬底具有第一区域、第二区域和第三区域，所述第一区域两侧分别与第二区域和第三区域相邻；位于衬底第一区域表面的若干平行排列的第一鳍部，所述第一鳍部具有延伸至第二区域的第一端以及延伸至第三区域的第二端；位于衬底第二区域表面的第二鳍部，所述第二鳍部与若干第一鳍部的第一端连接；位于衬底第三区域表面的第三鳍部，所述第三鳍部与若干第一鳍部的第二端连接；位于所述衬底表面的隔离层，所述隔离层覆盖所述第一鳍部、第二鳍部和第三鳍部的部分侧壁，且所述隔离层表面低于所述第一鳍部、第二鳍部和第三鳍部的顶部表面；横跨若干第一鳍部的第一栅极结构，所述第一栅极结构位于部分第一鳍部的侧壁和顶部表面；位于第二鳍部和部分第一鳍部内的源区；位于第三鳍部内的漏区。2.如权利要求1所述的静电放电保护结构，其特征在于，所述衬底、第一鳍部、第二鳍部和第三鳍部内具有阱区，所述阱区内具有N型离子。3.如权利要求2所述的静电放电保护结构，其特征在于，所述源区和漏区内具有P型离子。4.如权利要求1所述的静电放电保护结构，其特征在于，还包括：位于第二区域内的若干第二栅极结构，所述第二栅极结构至少位于第二鳍部顶部表面，若干第二栅极结构平行排列，且所述第二栅极结构平行于第一栅极结构。5.如权利要求4所述的静电放电保护结构，其特征在于，所述源区包括：位于相邻第二栅极结构之间、以及第一栅极结构与第二栅极结构之间的源区外延层，所述源区外延层位于所述第一鳍部和第二鳍部的顶部。6.如权利要求5所述的静电放电保护结构，其特征在于，所述源区外延层的材料为硅或硅锗；所述源区外延层内掺杂有P型离子。7.如权利要求4所述的静电放电保护结构，其特征在于，所述第二栅极结构包括第二栅极；所述第二栅极与静电电压端连接。8.如权利要求1所述的静电放电保护结构，其特征在于，位于第三区域内的若干第三栅极结构，所述第三栅极结构至少位于第三鳍部顶部表面，若干第三栅极结构平行排列，且所述第三栅极结构平行于第一栅极结构。9.如权利要求8所述的静电放电保护结构，其特征在于，所述漏区包括：位于相邻第三栅极结构之间的漏区外延层，所述漏区外延层位于所述第三鳍部的顶部。10.如权利要求9所述的静电放电保护结构，其特征在于，所述漏区外延层的材料为硅或硅锗；所述源区外延层内掺杂有P型离子。11.如权利要求8所述的静电放电保护结构，其特征在于，所述第三栅极结构包括第三栅极；所述第三栅极与静电电压端连接。12.如权利要求...

【专利技术属性】
技术研发人员：李勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31