半导体存储装置及其制造方法制造方法及图纸

本发明专利技术涉及一种半导体存储装置及其制造方法。实施方式的半导体存储装置具备衬底、积层体、柱状部、及存储器膜。所述积层体设置在所述衬底上，且包含在与所述衬底的主面交叉的第1方向上相互隔开排列的多个导电层。所述柱状部包含在所述积层体内沿第1方向延伸的第1部分及设置在所述衬底内的第2部分。所述存储器膜设置在所述积层体与所述柱状部之间。所述第1部分在与所述第1方向交叉的第2方向上具有与所述多个导电层中的1个重叠的区域。所述区域在所述第2方向上的第1长度短于所述第2部分在所述第2方向上的第2长度。

【技术实现步骤摘要】
[相关申请]本申请享有以美国临时专利申请62/216,175号(申请日：2015年9月9日)及美国专利申请15/049,258号(申请日：2016年2月22日)为基础申请的优先权。本申请通过参照所述多个基础申请而包含基础申请的全部内容。
下述实施方式涉及一种半导体存储装置及其制造方法。
技术介绍
提出有将存储器单元三维配置而成的三维结构的存储器装置。在此种存储器装置的制造中，在衬底上形成包含多个导电层的积层体。然后，形成贯通积层体的存储器孔。在该存储器孔内形成用来记录信息的存储器膜及包含半导体材料的柱状部。
技术实现思路
本专利技术的实施方式提供一种能够抑制存储器孔的开孔故障的半导体存储装置及其制造方法。实施方式的半导体存储装置具备衬底、积层体、柱状部、及存储器膜。所述积层体设置在所述衬底上，且包含在与所述衬底的主面交叉的第1方向上相互隔开排列的多个导电层。所述柱状部包含在所述积层体内沿第1方向延伸的第1部分及设置在所述衬底内的第2部分。所述存储器膜设置在所述积层体与所述柱状部之间。所述第1部分在与所述第1方向交叉的第2方向上具有与所述多个导电层中的1个重叠的区域。所述区域在所述第2方向上的第1长度短于所述第2部分在所述第2方向上的第2长度。附图说明图1是例示实施方式的半导体存储装置的立体图。图2及图3是例示实施方式的半导体存储装置的剖视图。图4～图6是例示实施方式的半导体存储装置的制造方法的步骤剖视图。图7是例示实施方式的半导体存储装置的制造方法的俯视图。图8～图12是例示实施方式的半导体存储装置的制造方法的步骤剖视图。图13是例示实施方式的变化例的半导体存储装置的剖视图。图14～图17是相当于图9所示的区域RE1的区域的剖视图。具体实施方式下面，一边参照附图一边对本专利技术的实施方式进行说明。此外，附图是示意图或概念图，各部分的厚度与宽度的关系、部分间的大小的比系数等未必与实物相同。另外，即便在表示相同部分的情况下，也存在根据图式而相互的尺寸或比系数被不同地表示的情况。另外，在本申请说明书与各图中，关于已出现的图，对与上述要素相同的要素标注相同的符号并适当省略详细的说明。图1是例示实施方式的半导体存储装置的立体图。图2及图3是例示实施方式的半导体存储装置的剖视图。图2是例示沿图1所示的A-A'线的剖面的剖视图，图3是例示沿图2所示的B-B'线的剖面的剖视图。如图1所示，在实施方式的半导体存储装置100设置有衬底10。衬底10例如为包含硅的半导体衬底。在衬底10上设置有柱状部CL、积层体ML及配线层LI。柱状部CL在积层体ML内沿例如相对于衬底10的主面正交的方向延伸。将柱状部CL延伸的方向设为Z方向(第1方向)。将与Z方向正交的1方向设为Y方向(第2方向)。将与Z方向及Y方向正交的方向设为X方向(第3方向)。积层体ML包含相互隔开并沿Z方向排列的多个导电层21。多个导电层21包含在Z方向上多个导电层21中与衬底10的距离最近的第1导电层21a。例如多个导电层21隔着绝缘体而沿Z方向排列。绝缘体例如为绝缘层20。绝缘体例如也可为气隙。配线层LI在积层体ML内沿X方向及Z方向延伸。配线层LI包含导电部及绝缘部。例如绝缘部设置在积层体ML与导电部之间。配线层LI与衬底10电连接。位线BL及源极线SL相互隔开地设置在积层体ML上。位线BL及源极线SL分别沿Y方向延伸。柱状部CL经由插塞Cb与位线BL电连接。配线层LI与源极线SL电连接。在图1中，为了使图便于观察，绝缘层20以外的绝缘性的部件省略图示。如图2所示，插塞Cb设置在设于积层体ML上的绝缘膜22内。如图2所示，柱状部CL包含芯体绝缘膜40及半导体膜30。芯体绝缘膜40在积层体ML内沿Z方向延伸。芯体绝缘膜40在与Z方向正交的方向(例如Y方向)上与积层体ML及衬底10的一部分重叠。半导体膜30设置在芯体绝缘膜40与积层体ML之间及芯体绝缘膜40与衬底10之间。半导体膜30例如包含第1半导体膜31与第2半导体膜32。第1半导体膜31例如为第1半导体区域。第2半导体膜32例如为第2半导体膜。在柱状部CL与积层体ML之间设置有存储器膜MF。存储器膜MF例如包含阻挡绝缘膜51、电荷储存膜52及隧道绝缘膜53。阻挡绝缘膜51设置在积层体ML与柱状部CL之间。隧道绝缘膜53设置在阻挡绝缘膜51与柱状部CL之间。电荷储存膜52设置在阻挡绝缘膜51与隧道绝缘膜53之间。阻挡绝缘膜51是即便在半导体存储装置100的驱动电压的范围内被施加电压，实质上也不会流通电流的膜。电荷储存膜52是具有保存电荷的能力的膜。隧道绝缘膜53是通常为绝缘性，但当被施加处于半导体存储装置100的驱动电压的范围内的指定电压时会流通隧道电流的膜。阻挡绝缘膜51及隧道绝缘膜53例如包含氧化硅。阻挡绝缘膜51及隧道绝缘膜53例如也可以包含Al2O3、Y2O3、La2O3，Gd2O3，Ce2O3、CeO2、Ta2O5、HfO2、ZrO2、TiO2、HfSiO、HfAlO、ZrSiO、ZrAlO、AlSiO。电荷储存膜52例如包含氮化硅。电荷储存膜52可为导电膜，也可为绝缘膜。存储器膜MF例如也可以包含浮栅。柱状部CL包含第1部分CLa及第2部分CLb。第1部分CLa在与Z方向正交的方向(例如Y方向)上与积层体ML重叠。第2部分CLb在与Z方向正交的方向(例如Y方向)上与衬底10的一部分重叠。在第2部分CLb，第1半导体膜31包含沿与Z方向正交的方向扩展的部分31w。第1部分CLa在Y方向上具有与多个导电层21中的1个重叠的区域。将该区域在Y方向上的长度设为长度t0。长度t0是该区域在Y方向上的最大长度。例如在第1部分CLa的Y方向上具有与第1导电层21a重叠的区域。将该区域在Y方向上的长度设为长度t1。长度t1是该区域在Y方向上的最大长度。将第2部分CLb的Y方向的长度设为长度t2。长度t2是第2部分CLa在Y方向上的最大长度。长度t2长于长度t1。长度t2也可以长于长度t0。芯体绝缘膜40例如包含氧化硅等绝缘材料。第2部分CLb中的芯体绝缘膜40也可以包含空气等空隙。如图3所示，半导体膜30包含部分30a、及部分30b。部分30a在Y方向上与第1导电层21a重叠。部分30b在Y方向上与衬底10及芯体绝缘膜40重叠。部分30a具有外径r1。部分30b具有外径r2。圆环状的部分30a的剖面例如为圆状。在实施方式中，部分30a的剖面也可以为扁平圆状。部分30b的剖面例如为圆状。在实施方式中，部分30b的剖面也可以为扁平圆状。部分30a的外径r1例如是根据包含部分30a的柱状部CL的X-Y平面上的截面积而获得的有效直径。部分30b的外径r2例如是根据包含部分30b的柱状部CL的X-Y平面上的截面积而获得的有效直径。例如将所述截面积设为S，将所述有效直径设为R。此时，成为S＝π(R/2)2的关系。根据该式获得与截面积S相符的有效直径R。例如该直径R与外径r1、r2对应。外径r2例如为部分30b中的最大外径。外径r1小于外径r2。对实施方式的半导体存储装置100的制造方法进行说明。图4～图6是例示实施方式的半导体存储装置的制造方法的步骤剖视图。图7是例示实施方式的半导体存储装置的制造方法的俯视图。图8本文档来自技高网...

【技术保护点】
一种半导体存储装置，其特征在于具备：衬底；积层体，设置在所述衬底上，且包含在与所述衬底的主面交叉的第1方向上相互隔开排列的多个导电层；柱状部，包含在所述积层体内沿所述第1方向延伸的第1部分及设置在所述衬底内的第2部分；以及存储器膜，设置在所述积层体与所述柱状部之间；且所述第1部分在与所述第1方向交叉的第2方向上具有与所述多个导电层中的1个重叠的区域，所述区域在所述第2方向上的第1长度短于所述第2部分在所述第2方向上的第2长度。

【技术特征摘要】
2015.09.09 US 62/216,175;2016.02.22 US 15/049,2581.一种半导体存储装置，其特征在于具备：衬底；积层体，设置在所述衬底上，且包含在与所述衬底的主面交叉的第1方向上相互隔开排列的多个导电层；柱状部，包含在所述积层体内沿所述第1方向延伸的第1部分及设置在所述衬底内的第2部分；以及存储器膜，设置在所述积层体与所述柱状部之间；且所述第1部分在与所述第1方向交叉的第2方向上具有与所述多个导电层中的1个重叠的区域，所述区域在所述第2方向上的第1长度短于所述第2部分在所述第2方向上的第2长度。2.根据权利要求1所述的半导体存储装置，其特征在于：所述1个导电层在所述多个导电层中最靠近所述衬底。3.根据权利要求1所述的半导体存储装置，其特征在于：还包含第3部分，所述第3部分设置在所述第1部分与所述第2部分之间，所述3部分在所述第2方向上与所述衬底及所述存储器膜重叠，且所述存储器膜包含：第4部分，在所述第2方向上与所述第1部分重叠；以及第5部分，在所述第2方向上与第3部分重叠；所述第5部分的所述第2方向的长度长于所述第4部分的所述第2方向的长度。4.根据权利要求3所述的半导体存储装置，其特征在于：在所述第2方向上，所述第4部分的所述长度的2倍的长度短于所述第2部分在所述第1方向上的长度与第3区域在所述第1方向上的长度的长度之和。5.根据权利要求1所述的半导体存储装置，其特征在于，所述柱状部包含：芯体绝缘膜，沿所述第1方向延伸；以及半导体膜，设置在所述芯体绝缘膜与所述积层体之间及所述芯体绝缘膜与所述衬底之间；在所述第2方向上，与所述1个导电层重叠的所述第1部分中的所述半导体膜的第1外径，小于所述第2部分中的所述半导体膜的第2外径。6.根据权利要求1所述的半导体存储装置，其特征在于，所述柱状部包含：芯体绝缘膜，沿所述第1方向延伸；第1半导体区域；以及第2半导体区域；且在所述第1部分，所述第1半导体区域设置在所述积层体与所述芯体绝缘膜之间，在...

【专利技术属性】
技术研发人员：滨中启伸，阿久津良宏，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP