半导体封装结构及其形成方法技术

本发明专利技术实施例公开了一种半导体封装结构及其形成方法，可以降低该半体封装结构的尺寸，尤其是横向尺寸。其中，该半导体封装结构包括：第一电子元件，设置于基底上；介电层，设置于该基底上并且围绕该第一电子元件；第二电子元件，堆叠于该第一电子元件上，其中，该第一电子元件的主动面朝向该第二电子元件的主动面；成型材料，设置在该介电层上并且围绕该第二电子元件；以及第一导电层，设置在该成型材料上。

【技术实现步骤摘要】

本专利技术涉及封装
，尤其涉及一种3DSIP(ThreeDimensionalSystem-In-Package，三维系统级封装)半导体封装结构及其形成方法。
技术介绍
为了确保电子产品及通信设备(诸如可穿戴式设备)的微型化及多功能性，业界期望一种小尺寸的、支持多引脚连接的、高速运行的和提供高功能性的半导体封装。已知的半导体封装一般将有源元件及无源元件放置在PCB(PrintedCircuitBoard，印刷电路板)上。但是，这需要大小相当的PCB来提供区域给安装于其上的有源元件和无源元件。因此，此种方式难以降低半导体封装的尺寸以及难以降低由该半导体封装形成的电子产品的尺寸。如此，期望一种创新的半导体封装结构及其形成方法。
技术实现思路
有鉴于此，本专利技术实施例提供了一种半导体封装结构及其形成方法，可以降低半导体封装结构的尺寸。为了解决上述技术问题，本专利技术实施例提供了一种半导体封装结构，包括：第一电子元件，设置于基底上；第二电子元件，堆叠在该第一电子元件上，其中，该第一电子元件的主动面朝向该第二电子元件的主动面；以及成型材料，设置于该第一电子元件上并且围绕该第二电子元件。其中，该半导体封装结构还包括：第三电子元件，堆叠在该第二电子元件及该成型材料上。其中，该第一电子元件、该第二电子元件和该第三电子元件中的任一个包括：有源元件或者无源元件。其中，该第一电子元件的导电垫朝向该第二电子元件的导电垫。其中，该第二电子元件的导电垫和该第三电子元件的导电垫朝向该基底，以及该第一电子元件的导电垫背向该基底。其中，于俯视方向上，该第二电子元件与该第一电子元件重叠。其中，于俯视方向上，该第二电子元件与该第三电子元件重叠。其中，该半导体封装结构进一步包括：导电结构，设置于该基底下方，该导电结构电性连接至该第一电子元件、该第二电子元件以及该第三电子元件。其中，该半导体封装结构进一步包括：介电层，设置于该基底和该成型材料之间，并且围绕该第一电子元件。其中，该半导体封装结构进一步包括：导电柱，设置于该第一电子元件上方并且由该成型材料围绕，其中，该导电柱和该第二电子元件并排设置。其中，该第三电子元件堆叠在该导电柱上。其中，该半导体封装结构进一步包括：导电层，设置于该基底上。其中，该导电层的一部分底面与该导电层的另一部分底面不共平面。其中，该导电层的一部分底面设置在该第一电子元件的上方，而另一部分底面设置在该第一电子元件的下方。本专利技术实施例还提供了一种半导体封装结构，包括：第一电子元件，设置于基底上；介电层，设置于该基底上并且围绕该第一电子元件；第二电子元件，堆叠于该第一电子元件上，其中，该第一电子元件的主动面朝向该第二电子元件的主动面；成型材料，设置在该介电层上并且围绕该第二电子元件；以及第一导电层，设置在该成型材料上。其中，该基底为覆铜箔层压板。其中，该半导体封装结构进一步包括：导电结构，电性连接至该基底，其中该导电结构和该第一电子元件是位于该基底的两相对侧。其中，该第一电子元件的导电垫朝向该第二电子元件的导电垫。其中，于俯视方向上，该第一电子元件与该第二电子元件重叠。其中，该成型材料的一部分夹在该第一电子元件和该第二电子元件之间。其中，该半导体封装结构进一步包括：导电柱，设置于该第一电子元件上方并且被该成型材料围绕，其中该导电柱和该第二电子元件并排设置。其中，于俯视方向上，该第一电子元件与该导电柱重叠。其中，该导电柱的顶面与该成型材料的顶面共平面。其中，该导电柱穿透该成型材料并且从该成型材料的表面凸出。其中，该半导体封装结构，进一步包括：第二导电层，设置于该介电层上，其中，该第二导电层延伸进该介电层中的多个开口。其中，在该多个开口中之一中的一部分的该第二导电层的底面与该多个开口另一中的另一部分的该第二导电层的底面不共平面。本专利技术实施例还提供了一种形成半导体封装结构的方法，包括：于基底上提供第一电子元件；于该基底上形成介电层以围绕该第一电子元件；于该第一电子元件上堆叠第二电子元件，其中，该第一电子元件的主动面朝向该第二电子元件的主动面；于该介电层上形成成型材料以围绕该第二电子元件；以及于该成型材料上形成第一导电层。其中，该第一电子元件通过黏合层贴附在该基底上。其中，堆叠该第二电子元件的步骤包括：翻转该第二电子元件，接着接合该第二电子元件。其中，该方法进一步包括：于该介电层上形成导电柱并且该导电柱被该成型材料围绕，其中，该导电柱和该第二电子元件并排设置。其中，该方法进一步包括：薄化该成型材料直至露出该导电柱的顶面。其中，该方法进一步包括：于该导电柱及该第二电子元件上堆叠第三电子元件，其中该第三电子元件电性连接至该第一导电层。其中，堆叠该第三电子元件的步骤包括：翻转该第三电子元件，接着接合该第三电子元件。其中，该方法进一步包括：形成导电结构，其中该导电结构接合至该基底的背向该第一电子元件和该第二电子元件的表面。其中，该方法进一步包括：在形成该第一导电层之后，切割该基底、该介电层和该成型材料。其中，该方法进一步包括：在堆叠该第二电子元件之前，于该介电层上形成第二导电层，其中，该第二导电层延伸进该介电层中的多个开口中。其中，在该多个开口之一中的一部分的该第二导电层之底面与该多个开口另一中的另一部分的该第二导电层的表面不共平面。本专利技术实施例的有益效果是：以上的半导体封装结构及其形成方法，将多个电子元件(如第一、第二电子元件)整合至单个半导体封装中，因此可以降低半导体封装结构的尺寸。另外，第一电子元件的主动面(activesurface)朝向第二电子元件的主动面，因此可以缩短第一电子元件和第二电子元件之间的信号传输路径。附图说明通过阅读接下来的详细描述以及参考所附的附图所做的示例，可以更全面地理解本专利技术，其中：图1A～1F为用于说明根据本专利技术一些实施例的形成半导体封装结构的方法中的各个阶段的横截面示意图。具体实施方式为了使本专利技术所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。在本申请说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异作为区分组件的方式，而是以组件在功能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包括”、“包含”为一开放式的用语，故应解释成“包括(含)但不限定于”。另外，“耦接”一词在此为包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接至该第二装置，或透过其它装置或连接手段间接地电气连接至该第二装置。以下描述为实现本专利技术的一种预期模式。该描述是出于说明本专利技术的一般原理的目的，而不应被视为限制。本专利技术的范围可以通过参考所附的权利要求书来确定。本专利技术将参考特定的实施例和确定的附图来描述，但是本专利技术不限制于此，并且本专利技术仅由权利要求来限制。描述的附图仅是原理图并且不是限制。在附图中，出于说明目的而夸大了某些元件的尺寸，并且这些元件的尺寸并非按比例绘制。这些元件的尺寸及相对尺寸不对应本专利技术实践中的真实尺寸。图1A～1F为用于本文档来自技高网...

【技术保护点】
一种半导体封装结构，其特征在于，包括：第一电子元件，设置于基底上；第二电子元件，堆叠在该第一电子元件上，其中，该第一电子元件的主动面朝向该第二电子元件的主动面；以及成型材料，设置于该第一电子元件上并且围绕该第二电子元件。

【技术特征摘要】
2015.07.30 US 62/198,871;2016.06.16 US 15/184,6571.一种半导体封装结构，其特征在于，包括：第一电子元件，设置于基底上；第二电子元件，堆叠在该第一电子元件上，其中，该第一电子元件的主动面朝向该第二电子元件的主动面；以及成型材料，设置于该第一电子元件上并且围绕该第二电子元件。2.如权利要求1所述的半导体封装结构，其特征在于，还包括：第三电子元件，堆叠在该第二电子元件及该成型材料上。3.如权利要求2所述的半导体封装结构，其特征在于，该第一电子元件、该第二电子元件和该第三电子元件中的任一个包括：有源元件或者无源元件。4.如权利要求2所述的半导体封装结构，其特征在于，该第一电子元件的导电垫朝向该第二电子元件的导电垫；和/或，该第二电子元件的导电垫和该第三电子元件的导电垫朝向该基底，以及该第一电子元件的导电垫背向该基底。5.如权利要求2所述的半导体封装结构，其特征在于，于俯视方向上，该第二电子元件与该第一电子元件重叠；和/或，于俯视方向上，该第二电子元件与该第三电子元件重叠。6.如权利要求2所述的半导体封装结构，其特征在于，进一步包括：导电结构，设置于该基底下方，该导电结构电性连接至该第一电子元件、该第二电子元件及该第三电子元件。7.如权利要求2所述的半导体封装结构，其特征在于，进一步包括：介电层，设置于该基底和该成型材料之间，并且围绕该第一电子元件。8.如权利要求2或7所述的半导体封装结构，其特征在于，进一步包括：导电柱，设置于该第一电子元件上方并且由该成型材料围绕，其中，该导电柱和该第二电子元件并排设置。9.如权利要求8所述的半导体封装结构，其特征在于，该第三电子元件堆叠在该导电柱上。10.如权利要求1所述的半导体封装结构，其特征在于，进一步包括：导电层，设置于该基底上；其中，该导电层的一部分底面与该导电层的另一部分底面不共平面；和/或，该导电层的一部分底面设置在该第一电子元件的上方，而另一部分底面设置在该第一电子元件的下方。11.一种半导体封装结构，其特征在于，包括：第一电子元件，设置于基底上；介电层，设置于该基底上并且围绕该第一电子元件；第二电子元件，堆叠于该第一电子元件上，其中，该第一电子元件的主动面朝向该第二电子元件的主动面；成型材料，设置在该介电层上并且围绕该第二电子元件；以及第一导电层，设置在该成型材料上。12.如权利要求11所述的半导体封装结构，其特征在于，该基底为覆铜箔层压板。13.如权利要求11所述的半导体封装结构，其特征在于，进一步包括：导电结构，电性连接至该基底，其中该导电结构和该第一电子元件是位于该基底的两相对侧。14.如权利要求11所述的半导体封装结构，其特征在于，该第一电子元件的导电垫朝向该第二电子...

【专利技术属性】
技术研发人员：林子闳，萧景文，彭逸轩，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾;71