半导体器件及其制造方法技术

本发明专利技术涉及一种半导体器件及其制造方法。半导体器件包括沟槽栅电极、将它们彼此耦合的发射极耦合部、布置在混合子单元区以及无源单元区中的层间绝缘膜，和穿透它的接触沟槽。而且，接触沟槽在混合子单元区与发射极耦合部的延伸方向的交叉区中被分割。而且，设置n+型发射极区以便与分割的接触沟槽的端部隔开。借助在交叉区中未形成接触沟槽的这种构造，可减小接触沟槽的加工失败。而且，因为设置n+型发射极区以便与接触沟槽的端部分开，因此可提高半导体器件的击穿电阻。

【技术实现步骤摘要】
相关申请交叉引用将2015年6月10日提交的日本专利申请No.2015-117796，包括说明书、附图以及摘要的公开内容整体并入本文作为参考。
本专利技术涉及一种半导体器件及其制造方法，且可特别适用于包括IE型IGBT的半导体器件。
技术介绍
例如，在日本未审专利申请公布No.2013-140885中，公开了IE型沟槽栅IGBT，其包括具有线性有源单元区的第一线性单位单元区，具有线性空穴集电区的第二线性单位单元区，以及它们之间的线性无源单元区。而且，在日本未审专利申请公布No.2013-258190中，公开了窄有源单元IE型IGBT，其具有二维变薄结构的有源单元且不具有用于接触的衬底沟槽。
技术实现思路
本专利技术人已经致力于包括如上所述的这种IE型IGBT的半导体器件的研究和研发，且已经对其特性改进进行了刻苦研究。特别地，相对于该半导体器件的构造来说，希望提高器件特性，同时还包括综合研究诸如相应部分的布局以及它们的工作精度的各种因素。从本说明书以及附图的说明将使其他问题和新的特征变得清晰。在本申请中公开的实施例之中，代表性实施例简要归纳如下。本申请中公开的一个实施例中所示的半导体器件包括穿透p型体区并到达n-型漂移区的第一沟槽、布置为与第一沟槽隔开的第二沟槽、布置为与第二沟槽隔开的第三沟槽，以及布置在p型体区中且布置为接触第一沟槽的第一侧表面的n+型发射极区。而且，半导体器件包括通过第一绝缘膜布置在第一沟槽内部的第一栅电极、通过第二绝缘膜布置在第二沟槽内部的第二栅电极、通过第三绝缘膜布置在第二沟槽内部的第三栅电极，以及将第二栅电极和第三栅电极彼此耦合的耦合部。而且，半导体器件包括布置在作为第一沟槽和第二沟槽之间的第一区以及在第二沟槽和第三沟槽之间的第二区的无源单元区中的第四绝缘膜、穿透第四绝缘膜并与n+型发射极区接触的第一开口，以及通过第一开口与n+型发射极区耦合的第一电极。而且，第一区在第一方向上延伸，且耦合部在与第一方向交叉的第二方向上延伸。而且，第一开口在第一区与耦合部的延伸方向的交叉区中被分割，且第一开口在第一区中包括布置在交叉区的一侧的第一部以及布置在交叉区的另一侧的第二部。因此，第一开口未布置在交叉区中。一种制造本申请中公开的一个实施例中所示的半导体器件的方法包括以下步骤：形成到达半导体衬底的中部的第一沟槽、布置为与第一沟槽隔开的第二沟槽，以及布置为与第二沟槽隔开的第三沟槽，且包括第一沟槽、第二沟槽以及第三沟槽内部地在半导体衬底上面经由栅极绝缘膜形成导电膜。而且，制造半导体器件的方法包括以下步骤：在作为第一沟槽和第二沟槽之间的第一区以及在第二沟槽和第三沟槽之间的第二区的无源单元区的第一主表面侧形成p型体区，以及在第一区的p型体区中形成n+型发射极区以便与第一沟槽中的第一绝缘膜接触。而且，制造半导体器件的方法包括以下步骤：在第一区和第二区上面形成层间绝缘膜，通过蚀刻层间绝缘膜形成与n+型发射极区接触的第一开口，以及通过包括第一开口内部地在层间绝缘膜上面形成导电膜而形成第一电极。而且，第一沟槽和第二沟槽形成为在第一方向上延伸，且耦合部形成为在与第一方向交叉的第二方向上延伸。而且，第一开口形成为在第一区与耦合部的延伸方向的交叉区中被分割，且形成为在第一区中包括布置在交叉区的一侧的第一部以及布置在交叉区的另一侧的第二部。换言之，第一开口未布置在交叉区中。根据本申请中公开的下文示出的代表性实施例中所示的半导体器件，可提高半导体器件的特性。根据制造本申请中公开的下文所示的代表性实施例中所示的半导体器件的方法，可制造具有优良特性的半导体器件。附图说明图1是示出第一实施例的半导体器件的构造的截面图。图2是示出第一实施例的半导体器件的构造的平面图。图3是示出第一实施例的半导体器件的构造的平面图。图4是示出第一实施例的半导体器件(半导体芯片)的构造的平面图。图5是示出第一实施例的半导体器件的构造的截面图。图6是示出第一实施例的比较实例的半导体器件的构造的平面图。图7是第一实施例的比较实例的半导体器件的制造步骤过程中的截面图。图8A是用于解释寄生NPN双极晶体管的操作的电路图。图8B是用于解释寄生NPN双极晶体管的操作的截面图。图8C是可能形成寄生NPN双极晶体管的接触沟槽的端部的平面图。图9是示出第一实施例的半导体器件的制造步骤的截面图。图10是示出第一实施例的半导体器件的制造步骤的截面图且为示出图9之后的半导体器件的制造步骤的截面图。图11是示出第一实施例的半导体器件的制造步骤的截面图且为示出图10之后的半导体器件的制造步骤的截面图。图12是示出第一实施例的半导体器件的制造步骤的截面图且为示出图11之后的半导体器件的制造步骤的截面图。图13是示出第一实施例的半导体器件的制造步骤的截面图且为示出图12之后的半导体器件的制造步骤的截面图。图14是示出第一实施例的半导体器件的制造步骤的截面图且为示出图13之后的半导体器件的制造步骤的截面图。图15是示出第一实施例的半导体器件的制造步骤的截面图且为示出图14之后的半导体器件的制造步骤的截面图。图16是示出第一实施例的半导体器件的制造步骤的截面图且为示出图15之后的半导体器件的制造步骤的截面图。图17是示出第一实施例的半导体器件的制造步骤的截面图且为示出图16之后的半导体器件的制造步骤的截面图。图18是示出第一实施例的半导体器件的制造步骤的截面图且为示出图17之后的半导体器件的制造步骤的截面图。图19是示出第一实施例的半导体器件的制造步骤的截面图且为示出图18之后的半导体器件的制造步骤的截面图。图20是示出第一实施例的半导体器件的制造步骤的截面图且为示出图19之后的半导体器件的制造步骤的截面图。图21是示出第一实施例的半导体器件的制造步骤的截面图(B-B)。图22是示出第一实施例的半导体器件的制造步骤的截面图且为示出图20之后的半导体器件的制造步骤的截面图。图23是示出第一实施例的半导体器件的制造步骤的截面图(B-B)且为示出图21之后的半导体器件的制造步骤的截面图。图24是示出第一实施例的半导体器件的制造步骤的截面图且为示出图22之后的半导体器件的制造步骤的截面图。图25是示出第一实施例的半导体器件的制造步骤的截面图(B-B)且为示出图23之后的半导体器件的制造步骤的截面图。图26是示出第一实施例的半导体器件的制造步骤的截面图(C-C)。图27是示出第一实施例的半导体器件的制造步骤的截面图(D-D)。图28是示出第一实施例的半导体器件的制造步骤的截面图(E-E)。图29是示出第一实施例的半导体器件的制造步骤的截面图且为示出图24之后的半导体器件的制造步骤的截面图。图30是示出第一实施例的半导体器件的制造步骤的截面图且为示出图29之后的半导体器件的制造步骤的截面图。图31是示出第一实施例的半导体器件的制造步骤的截面图(B-B)。图32是示出第一实施例的半导体器件的制造步骤的截面图且为示出图30之后的半导体器件的制造步骤的截面图。图33是示出第二实施例的半导体器件的构造的截面图。图34是示出第二实施例的半导体器件的构造的平面图。图35是示出第二实施例的半导体器件的构造的平面图。图36是示出第二实施例的半导体器件的构造的本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底，所述半导体衬底包括第一主表面以及在所述第一主表面的相反侧的第二主表面；第一导电类型的第一半导体区，所述第一半导体区布置在所述半导体衬底的所述第二主表面侧；第二导电类型的第二半导体区，所述第二半导体区布置在所述半导体衬底的所述第一主表面侧并且在所述第一半导体区上方，所述第二导电类型与所述第一导电类型相反；第一沟槽、布置为与所述第一沟槽隔开的第二沟槽、以及布置为与所述第二沟槽隔开的第三沟槽，所述第一沟槽、所述第二沟槽以及所述第三沟槽穿透所述第二半导体区并且到达所述第一半导体区；所述第一导电类型的第三半导体区，所述第三半导体区布置在所述第二半导体区内部并且布置为与所述第一沟槽的第一侧表面接触；第一栅电极，所述第一栅电极经由第一绝缘膜布置在所述第一沟槽内部；第二栅电极，所述第二栅电极经由第二绝缘膜布置在所述第二沟槽内部；第三栅电极，所述第三栅电极经由第三绝缘膜布置在所述第三沟槽内部；耦合部，所述耦合部将所述第二栅电极和所述第三栅电极彼此耦合；第四绝缘膜，所述第四绝缘膜布置在所述第一沟槽和所述第二沟槽之间的第一区以及在所述第二沟槽和所述第三沟槽之间的第二区中；第一开口，所述第一开口穿透所述第四绝缘膜并且与所述第三半导体区接触；以及第一电极，所述第一电极通过所述第一开口与所述第三半导体区耦合，其中，所述第一区在第一方向上延伸，其中，所述第一栅电极、所述第二栅电极以及所述第三栅电极在所述第一方向上延伸，其中，所述耦合部在与所述第一方向交叉的第二方向上延伸，其中，所述第一开口在所述第一区和所述耦合部的延伸方向的交叉区中被分割，其中，所述第一开口在所述第一区中包括布置在所述交叉区的一侧的第一部以及布置在所述交叉区的另一侧的第二部，并且其中，所述第一开口未布置在所述交叉区中。...

【技术特征摘要】
2015.06.10 JP 2015-1177961.一种半导体器件，包括：半导体衬底，所述半导体衬底包括第一主表面以及在所述第一主表面的相反侧的第二主表面；第一导电类型的第一半导体区，所述第一半导体区布置在所述半导体衬底的所述第二主表面侧；第二导电类型的第二半导体区，所述第二半导体区布置在所述半导体衬底的所述第一主表面侧并且在所述第一半导体区上方，所述第二导电类型与所述第一导电类型相反；第一沟槽、布置为与所述第一沟槽隔开的第二沟槽、以及布置为与所述第二沟槽隔开的第三沟槽，所述第一沟槽、所述第二沟槽以及所述第三沟槽穿透所述第二半导体区并且到达所述第一半导体区；所述第一导电类型的第三半导体区，所述第三半导体区布置在所述第二半导体区内部并且布置为与所述第一沟槽的第一侧表面接触；第一栅电极，所述第一栅电极经由第一绝缘膜布置在所述第一沟槽内部；第二栅电极，所述第二栅电极经由第二绝缘膜布置在所述第二沟槽内部；第三栅电极，所述第三栅电极经由第三绝缘膜布置在所述第三沟槽内部；耦合部，所述耦合部将所述第二栅电极和所述第三栅电极彼此耦合；第四绝缘膜，所述第四绝缘膜布置在所述第一沟槽和所述第二沟槽之间的第一区以及在所述第二沟槽和所述第三沟槽之间的第二区中；第一开口，所述第一开口穿透所述第四绝缘膜并且与所述第三半导体区接触；以及第一电极，所述第一电极通过所述第一开口与所述第三半导体区耦合，其中，所述第一区在第一方向上延伸，其中，所述第一栅电极、所述第二栅电极以及所述第三栅电极在所述第一方向上延伸，其中，所述耦合部在与所述第一方向交叉的第二方向上延伸，其中，所述第一开口在所述第一区和所述耦合部的延伸方向的交叉区中被分割，其中，所述第一开口在所述第一区中包括布置在所述交叉区的一侧的第一部以及布置在所述交叉区的另一侧的第二部，并且其中，所述第一开口未布置在所述交叉区中。2.根据权利要求1所述的半导体器件，其中，所述第三半导体区被设置为与所述第一开口的所述第一部的端部隔开。3.根据权利要求2所述的半导体器件，其中，所述第三半导体区与所述第一部的端部之间的距离是1μm或更大。4.根据权利要求2所述的半导体器件，其中，多个第三半导体区被设置为在所述第一方向上彼此隔开第一距离。5.根据权利要求2所述的半导体器件，其中，所述第三半导体区未被设置在所述第二沟槽的与所述第一沟槽的所述第一侧表面相对的侧表面侧。6.根据权利要求2所述的半导体器件，进一步包括：第二开口，所述第二开口穿透所述第四绝缘膜并且与所述耦合部接触，其中，所述第一电极通过所述第二开口与所述耦合部耦合。7.根据权利要求6所述的半导体器件，进一步包括：所述第二导电类型的第四半导体区，所述第四半导体区布置在所述半导体衬底的所述第二主表面侧并且在所述第一半导体区下方；以及第二电极，所述第二电极与所述第四半导体区耦合。8.根据权利要求7所述的半导体器件，进一步包括：所述第一导电类型的第五半导体区，所述第五半导体区布置在所述第一区的所述第二半导体区与所述第一半导体区之间。9.根据权利要求8所述的半导体器件，其中，所述第一开口到达所述第二半导体区，以及其中，所述第二导电类型的第六半导体区设置在所述第一开口的底部。10.根据权利要求9所述的半导体器件，进一步包括：所述第二导电类型的第七半导体区，所述第七半导体区布置在所述...

【专利技术属性】
技术研发人员：松浦仁，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP