MTP器件及其制造方法技术

本申请提供了一种MTP器件及其制造方法。该MTP器件包括逻辑电路区和外围电路区，逻辑电路区包括逻辑单元和电容器单元，电容器单元包括：P阱，设置在P型半导体衬底中；浅沟槽隔离结构，设置在P阱中；N型扩散区，设置在浅沟槽隔离结构两侧的P阱中，N型扩散区的深度小于浅沟槽隔离结构的深度。与现有技术相同N型扩散区也是作为电容器的一个极板使用，电容器单元中相邻电容器的N型扩散区之间完全被浅沟槽隔离结构隔离，避免了形成于N阱中导致N阱为漏电流形成通道的弊端；同时，电容器的P阱还实现了N型扩散区与P型半导体衬底的绝缘，因此即使相邻电容器在编程时所承受的电压不同，其间距进一步缩小后也能够避免漏电流的产生。

MTP device and method of manufacturing the same

The invention provides a MTP device and a manufacturing method thereof. The MTP device includes a logic circuit and peripheral circuit regions, logic circuit area comprises a logic unit and a capacitor unit, a capacitor unit includes: P wells, set in the P type semiconductor substrate; a shallow trench isolation structure, set up in the P trap; N type diffusion region, arranged in the shallow trench isolation P well structure both sides in the N type diffusion zone depth is less than the depth of shallow trench isolation structure. As a plate of the capacitor using the same technique with the existing N type diffusion region, N type adjacent capacitor unit in the diffusion zone between the shallow trench isolation structure was completely isolated, to avoid the formation of N in a N trap to trap for leakage current in the channel forming defects; at the same time, the P trap capacitor it realizes the insulating N type diffusion region and the P type semiconductor substrate, so even if the voltage of adjacent capacitors under different programming, the distance can also avoid further narrowing after leakage current.

【技术实现步骤摘要】

本申请涉及半导体制造
，具体而言，涉及一种MTP器件及其制造方法。
技术介绍
MTP(多次可编程)器件是属于可多次重复使用的器件，允许用户对其进行多次编程、修改或设计。通常，为了形成MTP器件，将基于标准互补金属氧化物半导体(CMOS)的逻辑工艺步骤为基础，将另外的制作电容器的工艺步骤结合在逻辑工艺步骤中。目前一种常规形成MTP器件的工艺流程包括：在P型半导体衬底100中形成图1所示的浅沟槽隔离(STI)结构101，其中半导体衬底100包括用于制作形成MTP器件的逻辑电路区Ⅰ和外围电路区Ⅱ的两部分衬底；在图1所示的P型半导体衬底100表面形成图2所示的牺牲氧化层(SACOxide)201；在图2所示的P型半导体衬底100表面形成第一光刻胶掩膜301，并对半导体衬底100进行P型离子注入，形成图3所示的P阱(PW)103；在图3所示的P型半导体衬底100表面形成第二光刻胶掩膜302，并对半导体衬底100进行N型离子注入，形成图4所示的N阱(NW)104；去除图4所示的牺牲氧化层201，在P型半导体衬底100表面形成图5所示的栅氧层202；在图5所示的所述栅氧层202上设置多晶硅，并对多晶硅进行刻蚀，形成图6所示的浮栅203；对图6所示的P型半导体衬底100进行轻掺杂漏注入(LDD)，形成图7所示的超浅结105；在图7所示的浮栅203的侧壁上设置图8所示的侧墙204；对图8所示的P型半导体衬底100进行源漏注入，形成图9所示的逻辑单元的源极106和漏极107以及电容器的N型扩散区108。采用上述工艺形成的MTP器件中，相邻电容器在编程时所承受的电压不同，因此容易产生漏电流，目前减少漏电流的常规方法是增加相邻电容器单元的NW的间距，即增加相邻电容器单元的浅沟槽隔离结构的特征尺寸D1，这就意味着MTP器件的尺寸将难以降低，因此难以满足小尺寸MTP芯片的要求。
技术实现思路
本申请旨在提供一种MTP器件及其制造方法，以解决现有技术中MTP器件尺寸难以满足小尺寸器件要求的问题。为了实现上述目的，根据本申请的一个方面，提供了一种MTP器件，包括逻辑电路区和外围电路区，逻辑电路区包括逻辑单元和电容器单元，电容器单元包括：P阱，设置在P型半导体衬底中；浅沟槽隔离结构，设置在P阱中；N型扩散区，设置在浅沟槽隔离结构两侧的P阱中，N型扩散区的深度小于浅沟槽隔离结构的深度。进一步地，上述N型扩散区的深度为浅沟槽隔离结构的深度的30～80％。进一步地，上述浅沟槽隔离结构的特征尺寸为0.3～1.2μm。进一步地，上述N型扩散区中的N型离子为剂量为1E14～5E14atoms/cm3的磷或砷。根据本申请的又一个方面，提供了一种MTP器件的制造方法，MTP器件包括逻辑电路区和外围电路区，逻辑电路区包括逻辑单元和电容器单元，制造方法包括：步骤S1，在P型半导体衬底中形成浅沟槽隔离结构；步骤S2，在P型半导体衬底表面上形成牺牲氧化层；步骤S3，对P型半导体衬底进行P型离子注入，形成逻辑单元的P阱和电容器单元的P阱；步骤S4，对P型半导体衬底进行N型离子注入，形成外围电路区的N阱；步骤S5，对电容器单元的P阱进行N型重掺杂，形成电容器单元的N型扩散区，N型重掺杂的掺杂深度小于浅沟槽隔离结构的深度；步骤S6，去除牺牲氧化层。进一步地，上述N型重掺杂的掺杂深度为浅沟槽隔离结构的深度的30～80％。进一步地，上述步骤S3包括：在牺牲氧化层上设置第一光刻胶层；对第一光刻胶层进行光刻，形成第一光刻胶掩膜，第一光刻胶掩膜在对应电容器单元的区域具有开口；在第一光刻胶掩膜的保护下，对P型半导体衬底进行P型离子注入，形成逻辑单元的P阱和电容器单元的P阱。进一步地，上述步骤S4包括：在牺牲氧化层上设置第二光刻胶层；对第二光刻胶层进行光刻，形成第二光刻胶掩膜，第二光刻胶掩膜在对应电容器单元的区域保持完整；在第二光刻胶掩膜的保护下，对P型半导体衬底进行N型离子注入，形成外围电路区的N阱。进一步地，上述步骤S5包括：在牺牲氧化层上设置第三光刻胶；对第三光刻胶进行光刻，形成第三光刻胶掩膜，第三光刻胶掩膜在对应电容器单元的P阱位置具有开口；在第三光刻胶掩膜的保护下，对P阱进行N型重掺杂，形成电容器单元的N型扩散区。进一步地，上述步骤S5中N型重掺杂为砷重掺杂，且掺杂过程中砷的能量为30～50KeV，剂量为1E14～5E14atoms/cm3。进一步地，上述步骤S5中N型重掺杂为磷重掺杂，且掺杂过程中磷的能量为15～25KeV，剂量为1E14～5E14atoms/cm3。应用本申请的技术方案，N型扩散区与现有技术的N型扩散区相同，都是作为电容器的一个极板使用；N型扩散区的深度小于浅沟槽隔离结构的深度，也就是说电容器单元中相邻电容器的N型扩散区之间完全被浅沟槽隔离结构隔离；而且，电容器的N型扩散区形成在P阱中，避免了现有技术中形成于N阱中导致N阱为漏电流形成通道的弊端；同时，电容器的P阱还实现了N型扩散区与P型半导体衬底的绝缘，因此即使相邻电容器在编程时所承受的电压不同，其间距进一步缩小后也能够避免漏电流的产生。附图说明构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：图1至图9示出了实施现有技术形成MTP器件的常规工艺流程各步骤后的剖面结构示意图，其中，图1示出了在P型半导体衬底表面形成图2所示的牺牲氧化层后的剖面结构示意图；图2示出了在图1所示的P型半导体衬底表面形成牺牲氧化层后的剖面结构示意图；图3示出了在图2所示的P型半导体衬底表面形成第一光刻胶掩膜，并对半导体衬底进行P型离子注入，形成P阱后的剖面结构示意图；图4示出了在图3所示的P型半导体衬底表面形成第二光刻胶掩膜，并对半导体衬底进行N型离子注入，形成N阱后的剖面结构示意图；图5示出了去除图4所示的牺牲氧化层，在P型半导体衬底表面形成栅氧层后的剖面结构示意图；图6示出了在图5所示的所述栅氧层上设置多晶硅，并对多晶硅进行刻蚀，形成浮栅后的剖面结构示意图；图7示出了对图6所示的P型半导体衬底进行漏极轻掺杂注入，形成超浅结后的剖面结构示意图；图8示出了在图7所示的浮栅的侧壁上设置侧墙后的剖面结构示意图；图9示出了对图8所示的P型半导体衬底进行源漏注入，形成逻辑单元的源极和漏极以及电容器的N型扩散区后的剖面结构示意图；图10示出了本申请一本文档来自技高网...

【技术保护点】
一种MTP器件，包括逻辑电路区和外围电路区，所述逻辑电路区包括逻辑单元和电容器单元，其特征在于，所述电容器单元包括：P阱，设置在P型半导体衬底中；浅沟槽隔离结构，设置在所述P阱中；N型扩散区，设置在所述浅沟槽隔离结构两侧的所述P阱中，所述N型扩散区的深度小于所述浅沟槽隔离结构的深度。

【技术特征摘要】
1.一种MTP器件，包括逻辑电路区和外围电路区，所述逻辑电路区包括逻辑单元和电容器
单元，其特征在于，所述电容器单元包括：
P阱，设置在P型半导体衬底中；
浅沟槽隔离结构，设置在所述P阱中；
N型扩散区，设置在所述浅沟槽隔离结构两侧的所述P阱中，所述N型扩散区的深
度小于所述浅沟槽隔离结构的深度。
2.根据权利要求1所述的MTP器件，其特征在于，所述N型扩散区的深度为所述浅沟槽隔
离结构的深度的30～80％。
3.根据权利要求1所述的MTP器件，其特征在于，所述浅沟槽隔离结构的特征尺寸为
0.3～1.2μm。
4.根据权利要求1所述的MTP器件，其特征在于，所述N型扩散区中的N型离子为剂量
为1E14～5E14atoms/cm3的磷或砷。
5.一种MTP器件的制造方法，所述MTP器件包括逻辑电路区和外围电路区，所述逻辑电
路区包括逻辑单元和电容器单元，其特征在于，所述制造方法包括：
步骤S1，在P型半导体衬底中形成浅沟槽隔离结构；
步骤S2，在所述P型半导体衬底表面上形成牺牲氧化层；
步骤S3，对所述P型半导体衬底进行P型离子注入，形成所述逻辑单元的P阱和所
述电容器单元的P阱；
步骤S4，对所述P型半导体衬底进行N型离子注入，形成所述外围电路区的N阱；
步骤S5，对所述电容器单元的P阱进行N型重掺杂，形成所述电容器单元的N型扩
散区，所述N型重掺杂的掺杂深度小于所述浅沟槽隔离结构的深度；
步骤S6，去除所述牺牲氧化层。
6.根据权利要求5所述的制造方法，其特征在于，所述N型重掺杂的掺杂深度为所述浅沟
槽...

【专利技术属性】
技术研发人员：施森华，胡王凯，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31