半导体装置及数据处理系统制造方法及图纸

本发明专利技术提供使刷新命令的发出和校准命令的发出不连续的存储器控制技术。存储器控制电路(30)发出用于以设定的刷新周期为基准而请求刷新工作的刷新命令和用于以设定的校准周期为基准而请求校准工作的校准命令，存储器控制电路(30)抑制在刷新命令发出后规定时间内发出校准命令，抑制在校准命令发出后规定时间内发出刷新命令。

Semiconductor device and data processing system

The present invention provides a memory control technique that enables the issuing of the refresh command and the discontinuous of the calibration command. The memory control circuit (30) issued for setting a refresh cycle for reference and refresh request work refresh command and used to set the benchmark for the calibration period and request calibration calibration command, the memory control circuit (30) a calibration command in inhibit refresh command is issued within the specified time, inhibition in calibration command issued after the specified time refresh command issued.

【技术实现步骤摘要】
本申请是PCT国际申请号为PCT/JP2011/064113、申请日为2011年6月21日、中国国家申请号为201180037119.0、专利技术名称为“半导体装置及数据处理系统”的专利技术专利申请的分案申请。
本专利技术涉及用于控制DDR(DoubleDataRate，双倍数据速率)型的SDRAM(SynchronousDynamicRandomAccessMemory，同步动态随机存取存储器)即DDR－SDRAM的存储器控制技术，特别涉及刷新命令和校准命令的发出控制技术，涉及应用于具有例如DDR－SDRA的存储器控制电路的微型计算机有效的技术。
技术介绍
DDR－SDRAM采用下述的动态片内终结器(DynamicOnDieTermination)：需要在累积电容的电荷信息泄露而产生数据反转之前使存储信息再现的刷新工作，且通过在数据系统的外部接口电路设置终端电阻，从而容易地抑制在器件端的信号反射而确保高速数据传输所需的波形品质。由此产生的电阻值能选择。由动态片内终结器(也简称作动态ODT)能选择的电阻值必须考虑电阻的温度特性、电源电压地决定，因此，可能要进行用于校正动态ODT的电阻值的校准工作。在专利文献1中记载有存储器控制器，该存储器控制器发出指示用于校正动态ODT的电阻值的校准工作的命令。在专利文献2中记载有DDR－SDRAM的由动态ODT进行的校准电路、校正电路。专利文献1：日本特开2008－48384号公报专利文献2：日本特开2009－284265号公报
技术实现思路
在用于校正动态ODT的电阻值的校准工作中，DDR－SDRSAM不能接受访问命令。刷新工作中同样不能接受访问命令。刷新工作必须以在规定时间内将存储器单元阵列内的所有存储器单元巡回一圈的方式进行。另外，为了维持信号品质，校准工作也需要每规定时间反复进行。存储器控制电路每规定的刷新间隔向DDR－SDRAM发出用于指示刷新工作的刷新命令，并且，每规定的校准间隔向DDR－SDRAM发出用于指示校准工作的校准命令。由于校准工作及刷新工作需要比较长的时间，因此，当双方连续时，访问命令的发出等待时间变长。在以往的针对DDR－SDSRAM的存储器控制技术中，并未对以使刷新命令的发出和校准命令的发出不连续地进行定时控制的方法进行深入研究。本专利技术的目的在于提供使刷新命令的发出和校准命令的发出不连续的存储器控制技术。本专利技术的上述以及其他目的和新的特征由本说明书的记述及附图可知。在本申请中公开的专利技术的代表性的技术方案的概要简单说明如下所述。即，在发出用于以设定的刷新周期为基准而请求刷新工作的刷新命令、发出用于以设定的校准周期为基准而请求校准工作的校准命令的存储器控制电路中，采用下述控制功能：抑制在发出刷新命令后规定时间内就发出校准命令，抑制在发出校准命令后规定时间内就发出刷新命令。由本申请中公开的专利技术的代表性的技术方案得到的效果简单说明如下所述。即，能以使刷新命令的发出和校准命令的发出不连续的方式进行存储器控制。附图说明图1是本专利技术的一实施方式的数据处理系统的框图。图2是校准命令(ZQCS命令)的说明图图3是刷新命令(REF命令)的说明图。图4是作为SDRAM控制器和SDRAM的连接形态而采用将2个SDRAM的数据输入输出端子与SDRAM控制器的相对应的数据输入输出端子共通连接的结构的数据处理系统的框图。图5是采用将2个SDRAM的数据输入输出端子分为SDRAM控制器的上位侧数据输入输出端子和下位侧数据输入输出端子、关于同一数据选通信号也相对于2个SDRAM在上位侧和下位侧分别连接而使2个SDRAM并行工作的连接形态的数据处理系统的框图。图6是表示SDRAM控制器的具体例的框图。图7是例示SDRAM控制器发出刷新命令及校准命令的发出定时的时序图。图8是相对于图7未进行上述抑止期间的控制的情况下的比较例的时序图。图9是使用刷新命令的自动刷新的整体的控制流程图。图10是先行刷新工作的控制流程图。图11是强制刷新工作的控制流程图。图12是紧急刷新工作的控制流程图。图13是使用校准命令的自动校准的整体的控制流程图。图14是通常校准工作的控制流程图。图15是紧急校准工作的控制流程图。图16是进行通常校准工作的情况下的工作时序图。图17是进行紧急校准情况下的工作时序图。图18是SDRAM控制器选择性地相对于进行芯片选择的多个SDRAM并行地进行校准工作的情况下的工作时序图。图19是SDRAM控制器选择性地相对于进行芯片选择的多个SDRAM依次连续执行校准工作的情况下的工作时序图。图20是SDRAM控制器选择性地相对于进行芯片选择的多个SDRAM利用周期算法逐次进行校准工作的情况下的工作时序图。具体实施方式1.实施方式的概要首先，说明本申请公开的专利技术的代表性的实施方式的概要。在代表性的实施方式的概要说明中，加括弧参照的图中的参照符号只不过是例示加符号的构成要素的概念所包含的内容。〔1〕＜抑制刷新命令和校准命令的连续发出＞本专利技术的代表性的实施方式的半导体装置(1)具有用于控制DDR型的SDRAM(2(2＿a，2＿b))的存储器控制电路(20)和向上述存储器控制电路请求上述SDRAM的访问的访问请求电路(10～14)。上述存储器控制电路发出下述命令：用于响应来自上述访问请求电路的访问请求的访问命令(ACT，READ)、用于以设定的刷新周期为基准而请求使上述SDRAM的存储信息再现的刷新工作的刷新命令(REF)、用于以设定的校准周期为基准而请求校正上述SDRAM的内部状态的校准工作的校准命令(ZQCS)，抑制在上述刷新命令发出后规定时间内发出上述校准命令，抑制在上述校准命令发出后规定时间内发出上述刷新命令。由此，能使刷新命令的发出和校准命令的发出不连续，能防止两个命令连续导致的访问速度降低。〔2〕＜rzcnt、zrcnt、TCALRZ、TCALZR＞在方案1的半导体装置中，上述存储器控制电路具有：第一抑制期间寄存器(TCALRZ)，其指定在上述刷新命令发出后抑制上述校准命令发出的期间；第一抑制期间计数器(rzcnt)，其对被上述第一抑制期间寄存器设定的期间进行计数；第二抑制期间寄存器(TCALZR)，其指定在上述校准命令发出后抑制上述刷新命令发出本文档来自技高网...

【技术保护点】
一种半导体装置，具有：存储器控制电路，其控制DDR型的SDRAM；访问请求电路，其向上述存储器控制电路请求上述SDRAM的访问，上述存储器控制电路能够发出如下命令：访问命令，其用于响应来自上述访问请求电路的访问请求；刷新命令，其用于以设定的刷新周期为基准而请求使上述SDRAM的存储信息再现的刷新工作；校准命令，其用于以设定的校准周期为基准而请求用于校正上述SDRAM的终端电阻值的校准工作，上述存储器控制电路还包括：第一寄存器，其指定在上述刷新命令发出后限制上述校准命令发出的期间；第二寄存器，其指定在上述校准命令发出后限制上述刷新命令发出的期间。

【技术特征摘要】
2010.07.29 JP 2010-1702251.一种半导体装置，具有：
存储器控制电路，其控制DDR型的SDRAM；
访问请求电路，其向上述存储器控制电路请求上述SDRAM的
访问，
上述存储器控制电路能够发出如下命令：访问命令，其用于响
应来自上述访问请求电路的访问请求；刷新命令，其用于以设定的
刷新周期为基准而请求使上述SDRAM的存储信息再现的刷新工作；
校准命令，其用于以设定的校准周期为基准而请求用于校正上述
SDRAM的终端电阻值的校准工作，
上述存储器控制电路还包括：第一寄存器，其指定在上述刷新
命令发出后限制上述校准命令发出的期间；第二寄存器，其指定在
上述校准命令发出后限制上述刷新命令发出的期间。
2.一种微型计算机，其形成于1个半导体基板上，具有：
CPU；
与上述CPU连接的总线；
存储器控制电路，其连接上述总线，控制DDR型的SDRAM，
上述存储器控制电路能够发出如下命令：访问命令，其用于响
应来自上述CPU的访问请求；刷新命令，其用于以设定的刷新周期
为基准而请求使上述SDRAM的存储信息再现的刷新工作；校准命
令，其用于以设定的校准周期为基准而请求用于校正上述SDRAM
的终端电阻值的校准工作，
上述存储器控制电路还包括：第一寄存器，其指定在上述刷新
命令发出后限制上述校准命令发出的期间；第二寄存器，其指定在
上述校准命令发出后限制上述刷新命令发出的期间。
3.一种半导体装置，具有：
存储器控制电路，其控制DDR型的SDRAM；
访问请求电路，其向上述存储器控制电路请求上述SDRAM的

\t访问，
上述存储器控制电路能够发出如下命令：访问命令，其用于响
应来自上述访问请求电路的访问请求；刷新命令，其用于以设定的
刷新周期为基准而请求使上述SDRAM的存储信息再现的刷新工作；
校准命令，其用于以设定的校准周期为基准而请求用于校正上述
SDRAM的终端电阻值的校准工作，
上述存储器控制电路还包括：第一寄存器，其指定在上述刷新
命令发出后抑止上述校准命令发出的期间。
4.根据权利请求3所述的半导体装置，其特征在于：
上述存储器控制电路还包括：
第一计数器，其对被上述第一寄存器设定的期间进行计数，
在上述刷新命令发出后，直到上述第一计数器的计数值超过上
述第一寄存器所设定的期间为止，抑止上述校准命令的发出。
5.根据权利请求3或4所述的半导体装置，其特征在于：
上述存储器控制电路还包括：
第二寄存器，其指定在上述校准命令发出后抑止上述刷新命令
发出的期间。
6.根据权利请求5所述的半导体装置，其特征在于：
上述存储器控制电路还包括：
第二计数器，其对被上述第二寄存器设定的期间进行计数，
在上述校准命令发出后，直到上述第二计数器的计数值超过上
述第二寄存器所设定的期间为止，抑止上述刷新命令的发出。
7.一种半导体装置，具有：
存储器控制电路，其控制DDR型的SDRAM；
访问请求电路，其向上述存储器控制电路请求上述SDRAM的
访问，
上述存储器控制电路能够发出如下命令：访问命令，其用于响
应来自上述访问请求电路的访问请求；刷新命令，其用于以设定的
刷新周期为基准而请求使上述SDRAM的存储信息再现的刷新工作；

\t校准命令，其用于以设定的校准周期为基准而请求用于校正上述
SDRAM的终端电阻值的校准工作，
上述存储器控制电路还包括：第一寄存器，其指定在上述校准
命令发出后抑止上述刷新命令发出的期间。
8.根据权利请求7所述的半导体装置，其特征在于：
上述存储器控制电路还包括：
第一计数器，其对被上述第一寄存器设定的期间进行计数，
在上述校准命令发出后，直到上述第一计数器的计数值超过上
述第一寄存器所设定的期间为止，抑止上述刷新命令的发出。
9.根据权利请求7或8所述的半导体装置，其特征在于：
上述存储器控制电路还包括：
第二寄存器，其指定在上述刷新命令发出后抑止上述校准命令
发出的期间。
...

【专利技术属性】
技术研发人员：佐藤纯桂，本田信彦，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP