后钝化互连结构及其方法技术

本发明专利技术提供一种半导体器件，包括包含衬底和接合焊盘的管芯。连接层设置在管芯上方。连接层包括支撑焊盘和导电沟道。导电沟道的部分至少部分地穿过支撑焊盘。至少一个介电区域，插入在所述支撑焊盘与所述导电沟道的部分之间。本发明专利技术实施例涉及后钝化互连结构及其方法。

【技术实现步骤摘要】

本专利技术实施例涉及后钝化互连结构及其方法。
技术介绍
半导体集成电路(IC)工业已经经历了快速发展。IC材料和设计的技术进步产生了多代IC，其中，每一代都具有比先前一代更小且更复杂的电路。然而，这些进步已经增大了处理和制造IC的复杂程度，并且为了实现这些进步，需要IC处理和制造中的类似发展。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增大，而几何尺寸(即，使用制造工艺可以产生的最小组件)减小。因此，半导体管芯需要具有封装在更小的面积内的越来越大的数量的I/O焊盘，并且I/O焊盘的密度快速增加。结果，半导体管芯的封装变得更加困难，这不利地影响封装的产量。使用后钝化互连(PPI)结构来对来自半导体管芯的连接件进行布线、增加I/O焊盘的数量、对凸块布局进行再分布和/或有助于与封装件接触。现有的PPI可以结构遭受电路布线中的短路的风险。例如，现有的PPI结构具有不太灵活的电路布线能力。结果，会需要更多的PPI层来提供更多的布线面积，以克服信号完整性问题，这会需要更小的工艺窗并且导致更高的成本。
技术实现思路
根据本专利技术的一个实施例，提供了一种半导体器件，包括：管芯，包括衬底和接合焊盘；以及连接层，设置在所述管芯上方，其中，所述连接层包括：支撑焊盘；导电沟道，其中，所述导电沟道的部分至少部分地穿过所述支撑焊盘；和至少一个介电区域，插入在所述支撑焊盘与所述导电沟道的所述部分之间。根据本专利技术的另一实施例，还提供了一种半导体器件，包括：管芯，包括多层互连(MLI)结构，其中，所述MLI结构包括第一导电组件和第二导电组件；连接层，设置在所述管芯上方，其中，所述连接层包括支撑焊盘，其中，所述支撑焊盘电连接至所述MLI结构的所述第一导电组件，其中，所述支撑焊盘具有从所述支撑焊盘的边缘延伸至位于所述支撑焊盘内的点处的开口，所述开口包括：连续的导电平面路径，其中，所述连续的导电平面路径电连接至所述MLI结构的所述第二导电组件；以及至少一个介电组件，插入在所述连续的导电平面路径与所述支撑焊盘之间。根据本专利技术的又另一实施例，还提供了一种方法，包括：提供管芯，其中，所述管芯包括衬底和位于所述衬底上方的接合焊盘；在所述管芯上方形成连接层，其中，所述的形成所述连接层包括：在所述管芯上方沉积介电材料的介电层；图案化所述介电层，其中，所述图案化所述介电层包括：形成支撑焊盘区域；和形成导电沟道区域，其中，所述导电沟道区域的部分至少部分地穿过所述支撑焊盘区域，其中，至少一个介电区域插入在所述导电沟道区域的所述部分与所述支撑焊盘之间；以及利用导电材料来填充所述支撑焊盘区域和所述导电沟道区域，其中，所述导电材料的所述支撑焊盘区域形成支撑焊盘，并且其中，所述导电材料的所述导电沟道区域形成导电沟道。附图说明当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本专利技术的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图1是示出了根据本专利技术的一个或多个方面的形成半导体器件或其部分的方法的实施例的流程图。图2是根据本专利技术的实施例的半导体器件的一部分的截面图。图3A至图3B是根据一些实施例的在形成钝化层和第一保护层之后的半导体器件的一部分的截面图。图4是根据一些实施例的在形成底部PPI结构之后的半导体器件的一部分的截面图。图5A是根据一些实施例的在形成上部PPI结构的第一上部连接层之后的半导体器件的一部分的截面图。图5B是根据一些实施例的沿着图5A的线A-A'的半导体器件的一部分的截面图。图6A和图6C是根据一些实施例的在形成上部PPI结构的上部中间层之后的半导体器件的一部分的顶视图。图6B和图6D是根据一些实施例的分别沿着图6A的线B-B'和沿着图6C的线C-C'的半导体器件的一部分的截面图。图7A至图7D是根据一些实施例的在形成上部PPI结构的第二上部连接层之后的半导体器件的一部分的截面图。图8是根据一些实施例的在形成第二保护层之后的半导体器件的一部分的截面图。图9A是根据一些实施例的在形成凸块下金属化(UBM)层之后的半导体器件的一部分的截面图。图9B至图9C是根据一些实施例的在形成UBM层之后的半导体器件的一部分的顶视图。图10A至图10B是根据一些实施例的在沉积导电凸块之后的半导体器件的一部分的截面图。图11A至图11E是根据一些实施例的半导体器件的一部分的顶视图。图12A至图12C是根据一些实施例的分别沿着图11A的线D-D'、E-E'和F-F'的同一半导体的一部分的截面图。图13和图14是根据一些实施例的封装件的一部分的截面图。具体实施方式以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本专利技术。当然，这些仅是实例并且不意欲限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间可以形成附加部件使得第一部件和第二部件可以不直接接触的实施例。另外，本专利技术可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。还应该注意，本专利技术以具有包括扇出式再分布线的PPI结构的集成扇出式(InFO)封装件的形式示出实施例。受益于本专利技术的各方面，本领域普通技术人员可以认识到半导体器件的其他实例。例如，如本文所描述的一些实施例还可以应用于具有包括扇入式再分布线的PPI结构的晶圆级封装件。又例如，如本文所描述的一些实施例还可以应用于三维(3D)封装件，其中芯片彼此垂直堆叠。下文参考图1至图14描述用于形成PPI结构的技术。在各个视图和说明性实施例中，类似的参考标号用于标示类似的元件。参考图1，其中示出了用于形成PPI结构的方法100的一个实施例的流程图。方法100开始于框102，其中，在衬底上形成或部分地形成器件或器件的一部分。参考图2的实例，在框102的实例中，提供器件200。器件200包括：衬底202(还被称为晶圆)；多个半导体器件204，形成在衬底202中或上；互连结构210，形成在衬底202的一侧上方；以及多个导电焊盘220，形成在互连结构210上方。衬底202可以是诸如硅衬底的半导体衬底。衬底202可以包括各种层，包括形成在半导体衬底上方的导电或绝缘层。取决于本领域已知的设计要求，衬底可以包括各种掺杂配置。衬底还可以包括其他的半导体，诸如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。可选地，衬底可以包括化合物半导体和/或合金半导体。此外，衬底可以可选地包括外延层(epi层)，衬底可以是应变的以增强性能，衬底可以包括绝缘本文档来自技高网...

【技术保护点】
一种半导体器件，包括：管芯，包括衬底和接合焊盘；以及连接层，设置在所述管芯上方，其中，所述连接层包括：支撑焊盘；导电沟道，其中，所述导电沟道的部分至少部分地穿过所述支撑焊盘；和至少一个介电区域，插入在所述支撑焊盘与所述导电沟道的所述部分之间。

【技术特征摘要】
2015.06.30 US 14/755,8891.一种半导体器件，包括：管芯，包括衬底和接合焊盘；以及连接层，设置在所述管芯上方，其中，所述连接层包括：支撑焊盘；导电沟道，其中，所述导电沟道的部分至少部分地穿过所述支撑焊盘；和至少一个介电区域，插入在所述支撑焊盘与所述导电沟道的所述部分之间。2.根据权利要求1所述的半导体器件，其中，所述导电沟道的所述部分完全穿过所述支撑焊盘。3.根据权利要求1所述的半导体器件，还包括：中间层，设置在所述连接层上方；和第二连接层，设置在所述中间层上方，其中，所述第二连接层包含接合焊盘；以及凸块结构，设置在所述接合焊盘上面，其中，所述凸块结构包括导电凸块。4.根据权利要求3所述的半导体器件，其中，所述凸块结构包括与所述接合焊盘的顶面直接物理接触的凸块接触区域，其中，所述凸块接触区域的中心与所述支撑焊盘的中心基本对准。5.根据权利要求4所述的半导体器件，其中，所述凸块接触区域具有比所述支撑焊盘的顶面的面积小的面积尺寸。6.根据权利要求3所述的半导体器件，其中，所述凸块结构包括设置在所述接合焊盘上面的凸块下金属化(UBM)层。7.根据权利要求3所述的半导体器件，其中，所述第二连接层中的所述接合焊盘通过所述中间层中的导电通孔电连接至所述连接层中的所述导...

【专利技术属性】
技术研发人员：邱建嘉，邱铭彦，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71