阵列基板及其制作方法、显示面板技术

本发明专利技术涉及一种阵列基板及其制作方法、显示面板，阵列基板包括基底、形成在基底上的测试线、形成在测试线上方的静电屏蔽图形及形成在静电屏蔽图形与测试线之间的绝缘层；静电屏蔽图形包括主体部分和静电引出部分；静电引出部分与主体部分相连，并延伸至压接区域，适于压接到阵列基板上的驱动电路。本发明专利技术中，由于在测试线的上方设置有包括静电引出部分的静电屏蔽图形，因此当对阵列基板进行抗静电测试时，主体部分会优先吸收静电电荷，并通过静电引出部分将静电电荷引至压接到阵列基板上的驱动电路上，可减少通过测试线的断面处进入阵列基板内部的静电电荷量，减少静电释放不良的发生，降低内部电路被破坏和显示异常的可能性。

【技术实现步骤摘要】

本专利技术涉及显示
，尤其是涉及一种阵列基板及其制作方法、显示面板。
技术介绍
在阵列制程完成之后，需要采用测试设备进行测试，以确认阵列制程的良品率情况、各类不良发生率等。具体测试过程是：采用测设设备的探针接触阵列基板，对阵列基板上的测试线加载测试信号，以实现测试。其中，测试线是专门为测试而设计，一般是在工艺设计阶段设计。在测试完成的后续工艺中，会经过切割工艺，将位于切割线以外的部分测试线切除，而仅保留切割线以内的部分测试线，如图1中所示的切割所形成的阵列基板。在模组完成后，应客户要求会进行模组屏承受8KV的抗静电测试，具体测试过程是：利用静电枪对指定区域进行放电。测试线一般位于面板的边缘处，正好位于测试区域。由于测试线在切割后形成的断面处为裸露状态，无法完全封闭绝缘，因此在抗静电测试过程中，静电电荷会从测试线的断面进入面板，在面板的内部电路中放电，导致静电释放(Electro-Static discharge，简称ESD)不良，破坏内部电路，导致显示异常。
技术实现思路
针对以上缺陷，本专利技术提供一种阵列基板及其制作方法、显示面板，可以减少静电释放不良的发生，降低内部电路被破坏和显示异常的可能性。第一方面，本专利技术提供的阵列基板包括基底、设置在所述基底上的测试线、设置在所述测试线上方的静电屏蔽图形、及设置在所述静电屏蔽图形与所述测试线之间的绝缘层；所述静电屏蔽图形包括主体部分和静电引出部分；所述静电引出部分与所述主体部分相连，所述静电引出部分延伸至压接区域，用于压接到阵列基板上的驱动电路。可选的，所述阵列基板还包括设置在所述静电屏蔽图形上方的钝化层，所述钝化层在所述静电屏蔽图形的主体部分的上方至少部分镂空。可选的，所述静电屏蔽图形位于源漏电极层。可选的，所述阵列基板还包括设置在所述静电屏蔽图形的主体部分上用于释放静电的尖端。可选的，所述尖端包括位于所述主体部分上表面的第一尖端。可选的，所述尖端的材质包括银。可选的，所述主体部分的一侧面与所述阵列基板的边缘齐平，所述尖端包括位于该侧面上的第二尖端。可选的，所述第二尖端为毛刺。第二方面，本专利技术提供的阵列基板的制作方法包括：在基底上方形成测试线；在所述测试线的上方形成绝缘层；在所述绝缘层的上方形成静电屏蔽图形；其中，所述静电屏蔽图形包括主体部分和静电引出部分；所述静电引出部分与所述主体部分相连，所述静电引出部分延伸至压接区域，用于压接到阵列基板上的驱动电路。可选的，所述方法还包括：在所述静电屏蔽图形上方形成钝化层，所述钝化层在所述静电屏蔽图形的主体部分的上方至少部分镂空。第三方面，本专利技术提供的显示面板包括上述的阵列基板；所述显示面板还包括驱动电路；所述驱动电路压接到所述阵列基板上的压接区域；所述驱动电路中设置有接地结构，所述接地结构与所述静电屏蔽图形的静电引出部分相连。本专利技术提供阵列基板及其制作方法、显示面板中，由于在测试线的上方设置静电屏蔽图形，且静电屏蔽图形中包括静电引出部分，因此当对本专利技术提供的阵列基板进行抗静电测试时，静电屏蔽图形的主体部分会优先吸收静电电荷，并通过静电引出部分将静电电荷引至压接到阵列基板上的驱动电路上，从而减少通过测试线的断面处进入阵列基板内部的静电电荷量，以减少静电释放不良的发生，降低内部电路被破坏和显示异常的可能性。附图说明通过参考附图会更加清楚的理解本专利技术的特征信息和优点，附图是示意性的而不应理解为对本专利技术进行任何限制，在附图中：图1示出了现有技术中的阵列基板示意图；图2示出了本专利技术一实施例中阵列基板的结构示意图；图3示出了沿图2中A-A’线的剖视图；图4示出了本专利技术一实施例中显示面板的结构示意图；附图标记说明：1-基底；2-测试线；3-绝缘层；4-静电屏蔽图形；41-主体部分；42-静电引出部分；5-第一尖端；6-第二尖端；7-钝化层；8-压接区域；9-驱动电路；10-接地结构；11-覆晶薄膜。具体实施方式为了能够更清楚地理解本专利技术的上述目的、特征和优点，下面结合附图和具体实施方式对本专利技术进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是，本专利技术还可以采用其他不同于在此描述的其他方式来实施，因此，本专利技术的保护范围并不受下面公开的具体实施例的限制。第一方面，本专利技术一实施例提供一种阵列基板。参考图2、3和4，在一实施例中，阵列基板包括基底1、形成在基底1上的测试线2、形成在测试线2上方的静电屏蔽图形4及形成在静电屏蔽图形4和测试线2之间的绝缘层3；静电屏蔽图形4包括主体部分41和静电引出部分42；静电引出部分42与主体部分41相连，并延伸至压接区域8，适于压接到阵列基板上的驱动电路9；静电屏蔽图形4位于源漏电极层；阵列基板还包括形成在静电屏蔽图形4的主体部分41上用于释放静电的尖端；该尖端包括位于主体部分41上表面的第一尖端5。主体部分41的一侧面与阵列基板的边缘齐平，该尖端还包括位于该侧面上的第二尖端6。本实施例提供的阵列基板中，由于在测试线2的上方设置静电屏蔽图形4，且静电屏蔽图形4中包括静电引出部分42，因此当对本实施例提供的阵列基板进行抗静电测试时，静电屏蔽图形4的主体部分41会优先吸收静电电荷，并通过静电引出部分42将静电电荷引至压接到阵列基板上的驱动电路9上，从而减少通过测试线2的断面处进入阵列基板内部的静电电荷量，以达到减少静电释放不良的发生，降低内部电路被破坏和显示异常的可能性这一基本目的。在具体实施时，静电屏蔽图形4可以采用任意导电材料形成，例如金属，在实际应用时可以根据具体需要自行选择，对此本实施例不做限定。可理解的是，静电引出部分42适于压接到阵列基板上的驱动电路9，是指静电引出部分42的长度和宽度适于与上述的驱动电路9连接。可理解的是，所谓的压接区域是指将与阵列基板之外的电路压接到阵列基板上的区域。其中，电路可以通过任意方式压接到压接区域，例如，如图4所示，驱动电路9通过覆晶薄膜11压接到阵列基板的压接区域8上。在具体实施时，可以采用任意方式将吸引至压接到阵列基板上的驱动电路9上的静电电荷进行吸收，例如如图4所示将静电引出部分42与压接到阵列基板上的驱动电路9上的接地结构10连接，对静电电荷进行吸收，避免因静电积累而造成与其他线路发生二次放电。当然，还可以在驱动电路9上采用其他方式对静电电荷进行吸收，例如采用驱动电路9上的静电释放结构对静电电荷进行吸收，对此本实施例不做限定。本实施例中，静电屏蔽图形4位于源漏电极层，这样做的好处是：静电屏蔽图形4可以与薄膜晶体管的源极、漏极经过同样的工艺一同形成，具有便于制作、简化工艺的优点。此外，测试线2可位于栅极层，绝缘层3可以位于栅绝缘层。这样的话，测试线2可以与薄膜晶体管的栅极经过同样的工艺一同形成，绝缘层3可以与栅绝缘层一同形成，进一步简化制作工艺。当然，在一些可替代的实施例中，静电屏蔽图形4并不必须位于源漏电极层，测试线2也并不必须位于栅极层，绝缘层3也并不必须位于栅绝缘层，只要静电屏蔽图形4能够在抗静电测试中吸收静电电荷，测试线2设置的位置能够实现阵列制程完成后的测试工作即可，其技术方案仍然能够上述的基本目的，因此也应落入本专利技术的保护范围之内本文档来自技高网...

【技术保护点】
一种阵列基板，其特征在于，包括：基底、设置在所述基底上的测试线、设置在所述测试线上方的静电屏蔽图形及设置在所述静电屏蔽图形和所述测试线之间的绝缘层；所述静电屏蔽图形包括主体部分和静电引出部分；所述静电引出部分与所述主体部分相连，所述静电引出部分延伸至压接区域，用于压接到阵列基板上的驱动电路。

【技术特征摘要】
1.一种阵列基板，其特征在于，包括：基底、设置在所述基底上的测试线、设置在所述测试线上方的静电屏蔽图形及设置在所述静电屏蔽图形和所述测试线之间的绝缘层；所述静电屏蔽图形包括主体部分和静电引出部分；所述静电引出部分与所述主体部分相连，所述静电引出部分延伸至压接区域，用于压接到阵列基板上的驱动电路。2.根据权利要求1所述的阵列基板，其特征在于，还包括设置在所述静电屏蔽图形上方的钝化层，所述钝化层在所述静电屏蔽图形的主体部分的上方至少部分镂空。3.根据权利要求1所述的阵列基板，其特征在于，所述静电屏蔽图形位于源漏电极层。4.根据权利要求1所述的阵列基板，其特征在于，还包括设置在所述静电屏蔽图形的主体部分上用于释放静电的尖端。5.根据权利要求4所述的阵列基板，其特征在于，所述尖端包括位于所述主体部分上表面的第一尖端。6.根据权利要求5所述的阵列基板，其特征在于，所述尖端的材质包括银。7.根据权利要求4所述的阵列基...

【专利技术属性】
技术研发人员：林子锦，赵海生，裴晓光，
申请(专利权)人：京东方科技集团股份有限公司，北京京东方光电科技有限公司，
类型：发明
国别省市：北京;11