半导体装置以及半导体装置的制造方法制造方法及图纸

本发明专利技术提供一种能够降低导通电阻，并且抑制耐压降低的半导体装置以及半导体装置的制造方法。在元件活性部设置有以条纹状的平面布局配置第一n型区和第一p型区而成的第一并列pn层。在耐压结构部设置有朝向与第一并列pn层的条纹相同的条纹状的平面布局的第二并列pn层。第一并列pn层的角部具有阶梯状地配置阶差区域而成的平面形状，阶差区域是使第一n型区和第一p型区的长度阶梯地缩短而成。阶差区域借由平均杂质浓度比第一并列pn层低的中间区域而与第二并列pn层连续。阶差区域的最外区域的窄幅部具有取第一n型区的宽度w1和第二n型区的宽度w2的大致平均值而得的宽度w3，隔着中间区域沿第二方向x与第二并列pn层对置。

【技术实现步骤摘要】

本专利技术涉及半导体装置以及半导体装置的制造方法。
技术介绍
以往，公知有具备超结(SJ：Super Junction)结构的半导体装置(以下，称为超结半导体装置)，该超结结构是将漂移层设置为在与芯片主面平行的方向(横向)交替地配置有提高了杂质浓度的n型区和p型区的并列pn层而成。在超结半导体装置中，导通状态时电流流过并列pn层的n型区，截止状态时耗尽层也从并列pn层的n型区和p型区之间的pn结延伸而使n型区以及p型区耗尽，负荷耐压。另外，在超结半导体装置中，由于能够提高漂移层的杂质浓度，因此能够在维持高耐压的状态下降低导通电阻。作为这样的超结半导体装置，提出了具备从元件活性部至耐压结构部的范围内将n型区和p型区配置为以相同的宽度延伸的条纹状平面布局而成的并列pn层的装置(例如，参见下述专利文献1(第0020段、图1、2))。在下述专利文献1中，通过使耐压结构部中的并列pn层的杂质浓度比元件活性部中的并列pn层的杂质浓度低，从而使得耐压结构部的耐压比元件活性部的耐压高。元件活性部是导通状态时电流流通的区域。元件周边部包围元件活性部的周围。耐压结构部配置于元件周边部，是缓和芯片正面侧的电场并保持耐压的区域。另外，作为另一个超结半导体装置，提出了并列pn层的n型区和p型区的重复节距在耐压结构部中设置得比在元件活性部中窄的装置(例如，参见下述专利文献2(第0023段、图6)、下述专利文献3(第0032段、图1、图2)以及下述专利文献4(第0023段、图2、图3、图5))。在下述专利文献2中，在元件活性部和耐压结构部均设置将n型区和p型区配置为条纹状的平面布局而成的并列pn层。在下述专利文献3中，在元件活性部设置将n型区和p型区配置为条纹状的平面布局而成的并列pn层，在耐压结构部设置将p型区以矩阵状的平面布局配置于n型区内而成的并列pn层。在下述专利文献4中，在元件活性部和耐压结构部均将n型区和p型区配置为条纹状的平面布局，具有大致矩形形状的平面形状的元件活性部的角部(相当于矩形顶点的部分)中使并列pn层的条纹延伸的方向的长度以沿着元件活性部的角部的曲率的方式分段缩短。另外，作为另一个超结半导体装置，提出了将并列pn层的n型区和p型区配置为条纹状的平面布局，在与耐压结构部的边界附近，元件活性部中的并列pn层的p型区的宽度朝向外侧逐渐变窄的装置(例如，参见下述专利文献5(第0051段、图18、图19))。在下述专利文献2～5中，通过在元件活性部和耐压结构部改变并列pn层的n型区和p型区的重复节距和/或并列pn层的p型区的宽度，从而使得耐压结构部中的并列pn层的杂质浓度比元件活性部中的并列pn层的杂质浓度低。据此，与下述专利文献1同样地，耐压结构部的耐压比元件活性部的耐压高。作为并列pn层的形成方法，提出有以下方案：在每次通过外延生长来层积非掺杂层时，在整面进行n型杂质的离子注入，并使用抗蚀掩模选择性地进行了p型杂质的离子注入之后，通过热处理使杂质扩散(例如，参见下述专利文献6(第0025段、图1～4))。在下述专利文献6中，考虑到后续的热扩散工序，通过使在p型杂质的离子注入中使用的抗蚀掩模的开口宽度为剩余宽度的1/4左右，与此对应地，使p型杂质的注入量为n型杂质的注入量的4倍左右，从而使得并列pn层的n型区和p型区的总杂质量相等。作为并列pn层的另一个形成方法，提出有以下方案：在每次通过外延生长来层积n型高阻抗层时，使用不同的抗蚀掩模分别选择性地进行n型杂质和p型杂质的离子注入之后，通过热处理使杂质扩散(例如，参见下述专利文献7(第0032～0035段、图4))。在下述专利文献7中，成为并列pn层的n型区的n型杂质注入区域与成为p型区的p型杂质注入区域以沿横向对置的方式选择性地形成并进行热扩散。因此，能够使n型区和p型区均高杂质浓度化，并能够抑制沿横向相邻的区域之间的pn结附近的杂质浓度的偏差。现有技术文献专利文献专利文献1：日本特开2008-294214号公报专利文献2：日本特开2002-280555号公报专利文献3：国际公开第2013/008543号专利文献4：日本特开2013-089921号公报专利文献5：日本特开2012-160752号公报专利文献6：日本特开2011-192824号公报专利文献7：日本特开2000-040822号公报
技术实现思路
技术问题然而，专利技术者们不断进行了深入研究，结果新发现如上述专利文献7那样，在分别选择性地进行n型杂质和p型杂质的离子注入而在元件活性部以及耐压结构部形成并列pn层的情况下，产生以下问题。图16、图17是示出以往的超结半导体装置的并列pn层的平面布局的俯视图。在图16(a)、图17(a)中示出第一并列pn层104的角部附近的并列pn层的制成时的平面布局。在图16(a)、图17(a)中示出以往的超结半导体装置的1/4的部分。在图16(b)、图17(b)中分别示出图16(a)、图17(a)的矩形框AA、BB中的并列pn层的形成过程中的状态。矩形框AA、BB中的并列pn层是元件活性部100a与耐压结构部100c之间的边界区域100b处的并列pn层。元件周边部100d由边界区域100b和耐压结构部100c构成。在图16、图17中，将并列pn层的条纹延伸的横向(以下，称作第一方向)作为y，将与条纹正交的横向(以下，称作第二方向)作为x。符号101是用于形成并列pn层而外延生长的n-型半导体层。如图16(a)、图17(a)所示，在以往的超结半导体装置中，元件活性部100a的并列pn层(以下，称作第一并列pn层)104和耐压结构部100c的并列pn层(以下，称作第二并列pn层)114均延伸到元件活性部100a与耐压结构部100c之间的边界区域100b而相互接触。如图16(b)、图17(b)所示，在形成第一并列pn层104、第二并列pn层114时，第一并列pn层104的成为第一n型区102的n型杂质注入区域121以及成为第一p型区103的p型杂质注入区域122以分别延伸到边界区域100b的内侧(元件活性部100a侧)的第一区域100e的方式形成。第二并列pn层114的成为第二n型区112、115的n型杂质注入区域131、141以及成为第二p型区113、116的p型杂质注入区域132、142以分别延伸到边界区域100b的外侧(耐压结构部100c侧)的第二区域100f的方式形成。这些各杂质注入区域分别延伸到第一区域100e与第二区域100f的边界为止。符号117是在耐压结构部100c的终端区域设置的沟道停止区。如图16所示，在使第一并列pn层104的第一n型区102和第一p型区103的重复节距P11与第二并列pn层114的第二n型区112和第二p型区113重复节距P12相同的情况下(P11＝P12)，在边界区域100b中，第一并列pn层104、第二并列pn层114的相同导电型区域彼此成为完全接触的状态。即，成为第一n型区102、第二n型区112的n型杂质注入区域121、131彼此，以及成为第一p型区103、第二p型区113的p型杂质注入区域122、132彼此，分别被配置为从元件活性部100a延伸到耐压结构部100c而连续的条纹状的平面布局。因此，在边界区域100b本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，具备：表面元件结构，其设置于第一主面侧；低电阻层，其设置于第二主面侧；第一并列pn层，其设置在所述表面元件结构与所述低电阻层之间，第一个第一导电型区和第一个第二导电型区沿与所述第一主面平行的方向交替地配置；和第二并列pn层，其以包围所述第一并列pn层的周围的方式设置，且第二个第一导电型区和第二个第二导电型区以比所述第一个第一导电型区和所述第一个第二导电型区的重复节距窄的节距沿与所述第一主面平行的方向交替地配置，所述第一个第一导电型区和所述第一个第二导电型区被配置为条纹状的平面布局，所述第一并列pn层的平面形状是具有使所述第一个第一导电型区和所述第一个第二导电型区的条纹状地延伸的第一方向的长度阶梯性地变短而成的阶梯状的角部的矩形形状，所述第一个第一导电型区或者所述第一个第二导电型区具备：第一部分，其是具有阶梯状的部分，且以与所述第一方向平行的方式与所述第二个第一导电型区或所述第二个第二导电型区相邻；第二部分，其在与所述第一方向正交的第二方向与所述第二个第二导电型区或所述第二个第一导电型区对置，所述第二方向的所述第一部分的宽度比所述第二部分的宽度窄。

【技术特征摘要】
2015.04.02 JP 2015-0761241.一种半导体装置，其特征在于，具备：表面元件结构，其设置于第一主面侧；低电阻层，其设置于第二主面侧；第一并列pn层，其设置在所述表面元件结构与所述低电阻层之间，第一个第一导电型区和第一个第二导电型区沿与所述第一主面平行的方向交替地配置；和第二并列pn层，其以包围所述第一并列pn层的周围的方式设置，且第二个第一导电型区和第二个第二导电型区以比所述第一个第一导电型区和所述第一个第二导电型区的重复节距窄的节距沿与所述第一主面平行的方向交替地配置，所述第一个第一导电型区和所述第一个第二导电型区被配置为条纹状的平面布局，所述第一并列pn层的平面形状是具有使所述第一个第一导电型区和所述第一个第二导电型区的条纹状地延伸的第一方向的长度阶梯性地变短而成的阶梯状的角部的矩形形状，所述第一个第一导电型区或者所述第一个第二导电型区具备：第一部分，其是具有阶梯状的部分，且以与所述第一方向平行的方式与所述第二个第一导电型区或所述第二个第二导电型区相邻；第二部分，其在与所述第一方向正交的第二方向与所述第二个第二导电型区或所述第二个第一导电型区对置，所述第二方向的所述第一部分的宽度比所述第二部分的宽度窄。2.如权利要求1所记载的半导体装置，其特征在于，所述第一部分与构成所述第二并列pn层的所述第二个第一导电型区和所述第二个第二导电型区中的导电型与所述第一部分不同的区域相邻。3.如权利要求1或2所记载的半导体装置，其特征在于，所述第一部分具备在所述第二部分侧的部分的宽度比所述第一部分的其他部分的宽度窄的第一凹部。4.如权利要求1或2所记载的半导体装置，其特征在于，所述第一部分沿所述第一方向与构成所述第二并列pn层的所述第二个第一导电型区和所述第二个第二导电型区中的相同导电型区域接触，所述相同导电型区域具备在所述第一部分侧的部分的宽度比所述相同导电型区域的其他部分的宽度窄的第二凹部。5.如权利要求1或2所记载的半导体装置，其特征在于，在所述第一并列pn层的角部，当所述第一个第一导电型区和所述第一个第二导电型区的重复节距每重复两次以上，使所述第一个第一导电型区和所述第一个第二导电型区的长度阶梯性地变短一次。6.如权利要求1或2所记载的半导体装置，其特征在于，所述第二个第一导电型区和所述第二个第二导电型区配置为朝向与所述第一个第一导电型区和所述第一个第二导电型区相同的条纹状的平面布局。7.如权利要求1或2所记载的半导体装置，其特征在于，在对置的所述第一并列pn层与所述第二并列pn层之间还具备中间区域，所述中间区域具备：以与所述第一并列pn层接触的方式设置的平均杂质浓度比所述第一个第一导电型区低的第三个第一导电型区以及平均杂质浓度比所述第一个第二导电型区低的第三个第二导电型区；和以与所述第二并列pn层接触的方式设置的平均杂质浓度比所述第二个第一导电型区低的第四个第一导电型区以及平均杂质浓度比所述第二个第二导电型区低的第四个第二导电型区，所述第一部分借由所述中间区域沿所述第二方向与所述第二并列pn层接触。8.如权利要求1或2所记载的半导体装置，其特征在于，还具备：元件活性部，其配置有所述表面元件结构和所述第一并列pn层，且在导通状态时流通电流；和元件周边部，其配置有所述第二并列pn层，且包围所述元件活性部。9.一种半导体装置的制造方法，其特征在于，包括：重复进行第一工序和第二工序的形成工序，所述第一工序堆积第一导电型半导体层；所述第二工序，在所述第一导电型半导体层的表面层，以沿与所述第一导电型半导体层的表面平行的方向交替地配置的方式来形成第一个第一导电型杂质注入区域和第一个第二导电型杂质注入区域，并且以比所述第一个第一导电型杂质注入区域和所述第一个第二导电型杂质注入区域的重复节距窄的节距，且以沿与所述第一导电型半导体层的表面平行的方向交替地配置的方式来形成第二个第一导电型杂质注入区域和第二个第二导电型杂质注入区域，热处理工序，通过热处理，使所述第一个第一导电型杂质注入区域和所述第一个第二导电型杂质注入区域扩散而形成交替地配置第一个第一导电型区和第一个第二导电型区...

【专利技术属性】
技术研发人员：新村康，坂田敏明，竹野入俊司，
申请(专利权)人：富士电机株式会社，
类型：发明
国别省市：日本;JP