功率用半导体装置制造方法及图纸

功率用半导体装置包括：第一导电类型的第一基极区域；第二导电类型的第二基极区域；槽部，是以从第二基极区域的表面到达第一基极区域的方式设置的相互平行的至少3个槽部，第一槽部和第三槽部被配置成夹着第二槽部；绝缘膜，覆盖槽部的内壁；导电性的沟槽栅极，填充于绝缘膜上；第一导电类型的发射极区域，在第一槽部与第二槽部之间的第二基极区域中，以与第一槽部相接的方式设置，与发射极电极连接；以及第二导电类型的集电极区域，设置于第一基极区域，埋入于第一、第三槽部的沟槽栅极与栅电极连接，埋入于第二槽部的沟槽栅极与发射极电极连接。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及功率用半导体装置，特别涉及IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)等带沟槽栅极的半导体装置。
技术介绍
在IGBT等功率用半导体装置中，通过使在半导体基板表面按照条纹状形成的沟槽栅极高密度化，能够降低导通损失。例如，在带沟槽栅极的IGBT(以下称为“沟槽IGBT”)中，在半导体基板上，从其表面向背面地依次形成n型发射极区域和p型接触区域、p型基极区域、n型基极区域、n型缓冲区域、p型集电极区域。沟槽栅极在基板表面按照条纹状形成，被形成为以与n型发射极区域邻接的方式贯通n型发射极区域和p型基极区域而到达n型基极区域。另外，在与各沟槽栅极邻接的n型发射极区域的外侧，形成p型接触区域。在沟槽IGBT中，从表面侧的n型发射极区域向与沟槽栅极邻接的p型基极区域注入电子。通过对沟槽栅极施加的电压，控制向该p型基极区域注入电子的注入量。即，在对沟槽栅极施加截止电压的状态下，不从表面侧的n型发射极区域向p型基极区域注入电子，导通变成截止。另一方面，在对沟槽栅极施加接通电压的状态下，从表面侧的n型发射极区域向p型基极区域注入电子，其结果，在n型基极区域中也注入电子。另外，在接通状态下，从背侧面的p型集电极区域经由n缓冲区域向n型基极区域注入空穴。即，通过从表面侧注入电子，并从背面侧注入空穴，产生接通状态的n型基极区域的电子和空穴的载流子浓度比原来的n型基极区域的电子浓度高出2位以上的电导率调制效应。由此，n型基极区域的电阻变得非常低，能够降低导通损失。进而，在专利文献1记载的沟槽IGBT中，在按照条纹状形成的多个沟槽栅极之间的预定的区域中不形成n型发射极区域等，而设置有未与n型发射极区域相接的沟槽栅极。这些沟槽栅极被称为虚设沟槽栅极、惰性沟槽栅极，与发射极电极连接。通过使用这样的构造，在维持导通损失的同时，降低沟槽IGBT的栅极电容(栅电极－发射极电极间电容以及栅电极－集电极电极间电容)。另外，在专利文献2记载的沟槽IGBT中，将所有虚设沟槽栅极连接到栅电极，在维持栅极电容的同时，降低导通损失。专利文献1：日本特开2002－016252号公报专利文献2：日本特开2005－032941号公报
技术实现思路
为了进一步降低IGBT的导通损失，需要使条纹状的沟槽栅极的间距变窄而高密度化、增加与发射极电极连接的虚设沟槽栅极的根数而进一步降低栅极电容。此处，为了实现逆变器等中使用的IGBT的高性能化，除了导通损失的降低以外，还需要同时实现开关动作时的损失的降低。开关损失包括IGBT从截止切换到接通时的接通损失和从接通切换到截止时的关断损失这2个分量，但在使沟槽栅极高密度化而增加了虚设沟槽栅极的根数的IGBT中，存在如下这样的问题：虽然能够降低导通损失和关断损失，但在集电极电压的时间变化率的一定的条件的情况下无法降低接通损失。因此，本专利技术的目的在于提供一种除了导通损失和关断损失的降低以外，即使在集电极电压的时间变化率的一定的条件的情况下，也能够降低接通损失的功率用的半导体装置。本专利技术提供一种功率用的半导体装置，通过对栅电极施加的电压控制发射极电极与集电极电极之间的电流，所述功率用的半导体装置的特征在于，包括：第一导电类型的第一基极区域，具有第一主面和与该第一主面对置的第二主面；第二导电类型的第二基极区域，设置于该第一基极区域的第一主面；槽部，该槽部是以从该第二基极区域的表面贯通该第二基极区域而到达该第一基极区域的方式设置的相互平行的至少3个槽部，第一槽部和第三槽部被配置成夹着第二槽部；绝缘膜，覆盖各个该槽部的内壁；导电性的沟槽栅极，填充于该绝缘膜上；第一导电类型的发射极区域，在该第一槽部与该第二槽部之间的该第二基极区域中，以与该第一槽部相接的方式设置该第一导电类型的发射极区域，并且该第一导电类型的发射极区域与该发射极电极电连接；以及第二导电类型的集电极区域，设置于该第一基极区域的第二主面上，埋入于第一槽部以及第三槽部的沟槽栅极(活性沟槽栅极、活性虚设沟槽栅极)与栅电极电连接，埋入于该第二槽部的沟槽栅极(隔离(Isolated)虚设沟槽栅极)与发射极电极电连接。根据本专利技术，通过对活性沟槽栅极(6a)施加的栅极电位，进行集电极电流的接通、截止控制，但通过以夹入活性沟槽栅极(6a)的方式设置被固定为发射极电位的隔离虚设沟槽栅极(6b)，能够提高对集电极电流作出贡献的电导率调制效应。另外，通过以将其夹入的方式设置被固定为栅极电位的活性虚设沟槽栅极(6c)，能够利用栅电极与集电极电极之间的寄生电容来缓和集电极电压的时间变化率，在集电极电压的时间变化率的一定条件下，能够降低接通损失。附图说明图1是本专利技术的实施方式1的沟槽IGBT的剖面图。图2a是本专利技术的实施方式1的沟槽IGBT的制造工序的剖面图。图2b是本专利技术的实施方式1的沟槽IGBT的制造工序的俯视图。图3a是本专利技术的实施方式1的沟槽IGBT的制造工序的剖面图。图3b是本专利技术的实施方式1的沟槽IGBT的制造工序的俯视图。图4a是本专利技术的实施方式1的沟槽IGBT的制造工序的剖面图。图4b是本专利技术的实施方式1的沟槽IGBT的制造工序的俯视图。图5是本专利技术的实施方式1的其他沟槽IGBT的剖面图。图6a是本专利技术的实施方式1的其他沟槽IGBT的制造工序的剖面图。图6b是本专利技术的实施方式1的其他沟槽IGBT的制造工序的俯视图。图7是本专利技术的实施方式1的其他沟槽IGBT的剖面图。图8是比较例的沟槽IGBT的剖面图。图9是示出沟槽IGBT的开关试验电路的电路图。图10a示出本专利技术的实施方式1的其他沟槽IGBT的开关试验中的接通特性波形。图10b示出比较例的沟槽IGBT的开关试验中的接通特性波形。图11示出本专利技术的实施方式1的其他沟槽IGBT和比较例的沟槽IGBT的接通损失与二极管电压的时间变化率的关系。图12是本专利技术的实施方式2的沟槽IGBT的剖面图。图13是本专利技术的实施方式3的沟槽IGBT的剖面图。图14是本专利技术的实施方式4的沟槽IGBT的剖面图。图15是本专利技术的实施方式4的其他沟槽IGBT的剖面图。符号说明1：n型基极区域；2a、2b、2c：p型基极区域；3：n型发射极区域；4：p型接触区域；5：栅极绝缘膜；6a：第一沟槽栅极(活性沟槽栅极)；6b：第二沟槽栅极(隔离虚设沟槽栅极)；6c：第三沟槽栅极(活性虚设沟槽栅极)；7：层间绝缘膜；7a、7c：开口区域；8：发射极电极；9：n型缓冲区域；10：p型集电极区域；11：集电极电极；20、21、22a、22b、23、24、25、26：IGBT。具体实施方式实施方式1.图1是用20表示整体的本专利技术的实施方式1的纵向沟槽IGBT的剖面图，用虚线包围的部分是单位IGBT。沟槽IGBT20具备具有第一主面(表面)和与第一主面对置的第二主面(背面)的n型(第一导电类型)基极区域1(第一导电类型的第一基极区域)。在n型基极区域1的第一主面侧的表面，具备选择性地形成的p型(第二导电类型)基极区域2。另外，沟槽IGBT20具备在p型基极区域2的第一主面侧的表面选择性地比p型基极区域2浅并且按照条纹状形成的n型发射极区域3(第一导电类型的发射极区域)和比p型基极区域2浅地形成的p型接触区域4本文档来自技高网...

【技术保护点】
一种功率用的半导体装置，通过对栅电极施加的电压控制发射极电极与集电极电极之间的电流，所述功率用的半导体装置的特征在于，包括：第一导电类型的第一基极区域，具有第一主面和与该第一主面对置的第二主面；第二导电类型的第二基极区域，设置于该第一基极区域的第一主面；槽部，该槽部是以从该第二基极区域的表面贯通该第二基极区域而到达该第一基极区域的方式设置的相互平行的至少3个槽部，第一槽部和第三槽部被配置成夹着第二槽部；绝缘膜，覆盖各个该槽部的内壁；导电性的沟槽栅极，填充于该绝缘膜上；第一导电类型的发射极区域，在该第一槽部与该第二槽部之间的该第二基极区域中，以与该第一槽部相接的方式设置该第一导电类型的发射极区域，并且该第一导电类型的发射极区域与该发射极电极电连接；以及第二导电类型的集电极区域，设置于该第一基极区域的第二主面上，埋入于第一槽部以及第三槽部的沟槽栅极与栅电极电连接，埋入于该第二槽部的沟槽栅极与发射极电极电连接。

【技术特征摘要】
【国外来华专利技术】2014.04.21 JP 2014-0874621.一种功率用的半导体装置，通过对栅电极施加的电压控制发射极电极与集电极电极之间的电流，所述功率用的半导体装置的特征在于，包括：第一导电类型的第一基极区域，具有第一主面和与该第一主面对置的第二主面；第二导电类型的第二基极区域，设置于该第一基极区域的第一主面；槽部，该槽部是以从该第二基极区域的表面贯通该第二基极区域而到达该第一基极区域的方式设置的相互平行的至少3个槽部，第一槽部和第三槽部被配置成夹着第二槽部；绝缘膜，覆盖各个该槽部的内壁；导电性的沟槽栅极，填充于该绝缘膜上；第一导电类型的发射极区域，在该第一槽部与该第二槽部之间的该第二基极区域中，以与该第一槽部相接的方式设置该第一导电类型的发射极区域，并且该第一导电类型的发射极区域与该发射极电极电连接；以及第二导电类型的集电极区域，设置于该第一基极区域的第二主面上，埋入于第一槽部以及第三槽部的沟槽栅极与栅电极电连接，埋入于该第二槽部的沟槽栅极与发射极电极电连接。2.根据权利要求1所述的半导体装置，其特征在于，在所述第三槽部的两侧，分别设置至少1个以上的所述第二槽部，在夹着该第二槽部而与该第三槽部相反的一侧，分别设置所述第一槽部。3.根据权利要求1所述的半导体装置，其特征在于，以相邻的方式设置2个所述第三槽部，以夹着2个该第三槽部的方式，分别设置至少1个以上的所述第二槽部，在夹着该第二槽部而与该第三槽部相反的一侧，分别设置所述第一槽部。4.根据权利要求3所述的半导体装置，其特征在于，在被2个所述第三槽部夹着的所述第二基极区域中，设置与所述发射极电极电连接的第二导电类型的接触区域。5.根据权利要求1所述的半导体装置，其特征在于，在被所述第一槽部和所述第二槽部夹着的所述第二基极区域中，在沿着该第一槽部的长度方向的方向上，交替设置所述发射极层和第二导电类型的接触区域。6.一种功率用的半导体装置，通过对栅电极施加的电压控...

【专利技术属性】
技术研发人员：古川彰彦，折田昭一，村冈宏记，楢崎敦司，川上刚史，村上裕二，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：日本;JP