用于集成富Ge的p‑MOS源极/漏极接触部的技术制造技术

公开了用于富锗(Ge)的p‑MOS源极/漏极接触部的改进的集成以例如减小接触电阻的技术。该技术包括直接在接触沟槽位置中的硅(Si)表面上沉积p‑型富Ge层，这是因为Si表面有利于沉积高质量导电富Ge材料。在一个示例的方法中，在去除先前沉积在源极/漏极位置中的牺牲硅锗(SiGe)层之后，在源极/漏极接触沟槽位置中的Si衬底的表面上沉积富Ge层。在另一个示例的方法中，在接触沟槽位置中的Si包覆层上沉积富Ge层，其中，Si包覆层沉积在功能p‑型SiGe层上。在某些情况下，富Ge层包括至少50％的Ge(并且可以包含锡(Sn)和/或Si)，并且是以高于1E20cm‑3的水平掺杂硼(B)的。

【技术实现步骤摘要】
【国外来华专利技术】
技术介绍
包括形成在半导体衬底上的晶体管、二极管、电阻器、电容器、和其它无源和有源电子器件的电路器件的提高的性能通常是在那些器件的设计、制造和工作期间要考虑的主要因素。例如，在金属-氧化物-半导体(MOS)晶体管器件(诸如在互补金属-氧化物-半导体(CMOS)器件中使用的那些)的设计和制造或形成期间，经常期望使与源极/漏极区和接触部相关联的电阻(另称为外部电阻的组成部分)最小化。减小外部电阻实现了针对给定的源极至漏极的提高的晶体管电流。附图说明图1是根据本公开内容的一个或多个实施例的形成使用牺牲硅锗(SiGe)层并包括沉积在硅(Si)表面上的富锗(Ge)源极/漏极接触层的晶体管的方法。图1’是根据本公开内容的一个或多个实施例的形成使用功能SiGe层并包括沉积在Si表面上的富Ge源极/漏极接触层的晶体管的方法。图2A-H’示出了根据各个实施例的在针对平面或非平面晶体管架构来执行图1或图1’中任一个的方法时形成的示例结构。图3A-J’示出了根据各个实施例的在针对非平面(例如，鳍式)晶体管架构来执行图1或图1’中任一个的方法时形成的示例结构。图4示出了根据实施例的在执行图1中的方法时形成的纳米线/纳米带晶体管结构的透视图。图4’示出了根据实施例的在执行图1’中的方法时形成的纳米线/纳米带晶体管结构的透视图。图5示出了根据本公开内容的一个或多个实施例的利用一个或多个晶体管结构来实现的计算系统。具体实施方式公开了用于富锗(Ge)的p-MOS源极/漏极接触部的改进的集成以例如减小接触电阻的技术。该技术包括直接在接触沟槽位置中的硅(Si)表面上沉积p-型富Ge层，这是因为Si表面有利于沉积高质量的导电富Ge材料。在一个示例的方法中，在去除先前沉积在源极/漏极位置中的牺牲硅锗(SiGe)层之后，在源极/漏极接触沟槽位置中的Si衬底的表面上沉积富Ge层。在另一个示例的方法中，在接触沟槽位置中的Si包覆层上沉积富Ge层，其中，Si包覆层沉积在功能p-型SiGe层上。在某些情况下，富Ge层包括至少50％的Ge(并且可以包含锡(Sn)和/或Si)，并且是以高于1E20cm-3的水平掺杂硼(B)的。鉴于本公开内容，许多晶体管配置和适当的制造工艺将是显而易见的，包括平面和非平面两者的晶体管结构(例如，鳍式和纳米线/纳米带配置)。该技术特别适合于实现p-型MOS(p-MOS)器件，但是其它晶体管配置也可以得益，诸如互补型MOS(CMOS)器件。鉴于本公开内容，许多配置和变型将是显而易见的。总体概述如先前解释的，晶体管中增大的驱动电流通常可以通过减小诸如接触电阻之类的外部电阻来实现。在某些情况下，可以通过使用富锗(Ge)材料作为有效欧姆接触材料来减小p-型MOS(p-MOS)晶体管的接触电阻。然而，在通过MOS制造工艺流程保留富Ge材料(如果富Ge材料沉积在源极/漏极位置处)时会出现问题。例如，富Ge材料会在与接触循环处理相关联的蚀刻、灰化、和退火中易受到侵蚀和无意去除的影响。当该材料沉积在接触沟槽位置中时，在获得富Ge材料的高质量的沉积(例如，如由膜的导电性来判断)方面也会出现问题。例如，接触沟槽位置中的上面沉积富Ge材料的表面可能是“脏的”(例如，由于接触循环处理)和/或难以清洗。如果富Ge材料沉积在“脏的”表面上，则结果可能在局部区域或整体上产生在非晶原子排列的意义上的差的晶体质量。差的结晶度导致差的掺杂物活化和高接触电阻。因此并根据本公开内容的一个或多个实施例，公开了用于富Ge的p-MOS源极/漏极接触部的改进的集成以例如减小接触电阻的技术。如先前所描述的，富Ge材料可以被用作为有效的欧姆接触材料；然而，在保留富Ge层(如果在工艺流程中过早沉积富Ge层(例如，在接触循环处理之前的源极/漏极处理期间))或获得富Ge层的高质量的沉积(如果在工艺流程中较晚沉积富Ge层(例如，由于上面沉积富Ge层的“脏的”和/或难以清洗的表面))的情况下会出现问题。因此，本文中不同地描述的技术包括在接触沟槽位置中的硅(Si)表面上直接沉积富Ge层，这是因为Si具有其较易于(例如，与硅锗(SiGe)相比较，硅锗(SiGe)通常用于p-MOS的源极和漏极)实现外延质量清洁表面的属性。应当指出，如本文中不同地描述的富Ge层将用于p-MOS的源极/漏极接触部并因此是p-型层，这意味着其具有p-型掺杂(例如，使用硼(B)、镓(Ga)、和/或任何其它适当的掺杂物)。如鉴于本公开内容将显而易见的，在清洁的Si表面上直接沉积富Ge层通常使用以下两种方法中的一种来实现：1)在去除牺牲SiGe层之后，在接触沟槽位置中的Si衬底的表面上沉积富Ge层；或2)在接触沟槽位置中的Si包覆层上沉积富Ge层，其中，Si包覆层沉积在功能p-型SiGe层上。应当指出，在这两种方法中，在接触循环处理之前，在源极/漏极位置中沉积SiGe层(不管是牺牲的还是功能的)。还应当指出，在第一方法的实施例中，SiGe层是牺牲层，而在第二方法的实施例中，SiGe层是功能层，如本文中将更详细地讨论的。还应当指出，尽管在某些实例中，SiGe层被称为是牺牲的，但是其可以是p-型掺杂的并因此能够是有作用的(functional)；然而，SiGe层被称为是牺牲的，这是因为其旨在在p-接触部的处理期间被去除，如鉴于本公开内容将显而易见的。在其中SiGe层是牺牲的实施例中，在某些情形下，SiGe层可以包括15-30％的Ge。但是在某些实例中，牺牲材料的范围可以从10％的Ge至纯Ge。此外，在某些情况下，牺牲SiGe层还可以是未掺杂的。但是在其它情况下，牺牲层可以具有某些量的p-型掺杂。在某些实施例中，使用对Si和绝缘体材料具有选择性的SiGe蚀刻来去除牺牲SiGe层。这种选择性蚀刻可以包括例如湿法蚀刻(包括水、硝酸、有机酸(例如，醋酸或柠檬酸)、和/或氢氟酸)，并且选择性蚀刻可以例如具有大约的可用的蚀刻速率。在其中SiGe层是有作用的实施例中，在某些情况下，SiGe层可以包括30-70％的Ge(例如，以便为了性能原因而使得应变最大化)。此外，在这些实施例中，功能(functional)SiGe层是p-型掺杂的(例如，掺杂B的)。在其中SiGe层是有作用的实施例中，可以在接触循环处理之前在功能SiGe层上沉积Si包覆层。然而，在接触沟槽处理期间，可以以使得Si包覆层被保留用于随后的富Ge层的沉积的方式来执行接触沟槽蚀刻。在这些情况下，如本文中将更详细地讨论的，可以使用蚀刻停止层(例如，氮化物、碳化物、或相比于其上方的氧化物/绝缘体材料具有足够不同的蚀刻速率的某些其它适当的材料)来在接触沟槽蚀刻期间辅助保留Si包覆层。在某些实施例中，富Ge层材料可以包括至少50％的Ge(多达100％的Ge))，并且还可以包括Si和锡(Sn)。例如，在某些情况下，富Ge材料可以是SiGe，该SiGe具有在50-99％的范围内的Ge。在其它情况下，富Ge材料可以是锗锡(GeSn)，其具有多达15％的Sn，并且在某些实例中可以包含痕量级的Si(例如，＜5％)。回忆起富Ge层是p-型层并且因此是p-型掺杂的(例如，掺杂B的)。在某些情况下，p-型富Ge材料可以以大约2E20cm-3的水平本文档来自技高网...

【技术保护点】
一种晶体管器件，包括：衬底，所述衬底具有沟道区；栅极电极，所述栅极电极位于所述沟道区上方；以及源极/漏极区，所述源极/漏极区形成在所述衬底上和/或所述衬底中并且邻近于所述沟道区，所述源极/漏极区中的每个都包括直接沉积在硅(Si)表面上的p‑型富锗(Ge)层，其中，所述p‑型富Ge层包括至少50％的Ge。

【技术特征摘要】
【国外来华专利技术】1.一种晶体管器件，包括：衬底，所述衬底具有沟道区；栅极电极，所述栅极电极位于所述沟道区上方；以及源极/漏极区，所述源极/漏极区形成在所述衬底上和/或所述衬底中并且邻近于所述沟道区，所述源极/漏极区中的每个都包括直接沉积在硅(Si)表面上的p-型富锗(Ge)层，其中，所述p-型富Ge层包括至少50％的Ge。2.根据权利要求1所述的器件，其中，所述源极/漏极区中的所述Si表面是所述衬底的表面。3.根据权利要求1所述的器件，其中，所述源极/漏极区中的所述Si表面是沉积在p-型硅锗(SiGe)层上的Si包覆层的表面。4.根据权利要求3所述的器件，其中，所述p-型SiGe层包括30-70％的Ge。5.根据权利要求1所述的器件，其中，所述p型富Ge层包括硅锗(SiGe)。6.根据权利要求1所述的器件，其中，所述p型富Ge层包括具有多达15％的Sn的锗锡(GeSn)。7.根据权利要求6所述的器件，其中，所述p型富Ge层还包括多达5％的Si。8.根据权利要求1所述的器件，其中，所述p型富Ge层是以高于1E20cm-3的水平掺杂硼(B)的。9.根据权利要求1所述的器件，其中，所述Si表面是未掺杂的或具有低于1E19cm-3的掺杂水平。10.根据权利要求1所述的器件，还包括金属-锗化物源极/漏极接触部。11.一种CMOS器件，所述CMOS器件包括n-MOS器件和根据权利要求1所述的器件。12.根据权利要求1所述的器件，其中，所述器件具有平面配置、鳍式配置、纳米线配置、或纳米带配置。13.一种集成电路，所述集成电路包括权利要求1-12中任一项所述的器件。14.根据权利要求13所述的集成电路，还包括另外的源极/漏极区，其中，所述另外的源极/漏极区缺乏金属接触部并包括硅锗(SiGe)层。15.一种计算系统，所述计算系统包括根据权利要求1-12中任一项所述的器件。16.一种用于形成晶体管器件的方法，所述方法包括：在具有沟道区的硅(Si)衬底上执行浅沟槽隔离(STI)；在所述沟道区上方形成栅极叠置体；在邻近于所述沟道区的源极...

【专利技术属性】
技术研发人员：G·A·格拉斯，A·S·默西，T·加尼，Y·庞，N·G·米斯特卡维，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US