移位寄存器单元、驱动方法、栅极驱动电路及显示装置制造方法及图纸

本发明专利技术公开了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，属于显示技术领域。所述移位寄存器单元包括：第一反相模块、第二反相模块和锁存模块；其中，所述第二反相模块包括：控制子模块和反相子模块；所述控制子模块能够在第一节点、所述第二节点和所述时钟信号的控制下，向所述反相子模块输出所述第一电源信号或者所述第二电源信号，从而可以提高该反相子模块的噪声容限，避免输入信号存在噪声时，对移位寄存器单元输出的驱动信号造成影响，改善了该移位寄存器单元的抗噪性能，解决了相关技术张移位寄存器单元抗噪性能较差的问题。本发明专利技术用于显示图像。

【技术实现步骤摘要】

本专利技术涉及显示
，特别涉及一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。
技术介绍
显示装置在显示图像时，需要利用移位寄存器(栅极驱动电路)对像素单元进行扫描，移位寄存器包括多个移位寄存器单元，每个移位寄存器单元对应一行像素单元，由多个移位寄存器单元实现对显示装置的像素单元的逐行扫描驱动，以显示图像。相关技术中有一种移位寄存器单元，该移位寄存器单元中通过反相器、三态门和传输门等器件控制移位寄存器单元输出的驱动信号的电位的高低。其中，反相器通常由一个P型晶体管和一个N型晶体管组成，该反相器可以将输入信号的相位反转后输出。但是，相关技术中的反相器的噪声容限较低，当移位寄存器单元中存在输入噪声时，该反相器可能会将该输入噪声反转后输出，影响移位寄存器单元输出的驱动信号的稳定性，使得该移位寄存器单元的抗噪性能较差。
技术实现思路
为了解决相关技术中移位寄存器单元抗噪性能较差的问题，本专利技术提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。所述技术方案如下：第一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括：第一反相模块、第二反相模块和锁存模块；所述第一反相模块分别与时钟信号端和第一节点连接，用于在来自所述时钟信号端的时钟信号的控制下，控制所述第一节点的电位；所述第二反相模块分别与所述时钟信号端、所述第一节点、第一电源信号
端、第二电源信号端、输入信号端和第二节点连接，用于在所述时钟信号、所述第一节点以及在来自所述输入信号端的输入信号的控制下，向所述第二节点输出来自所述第一电源信号端的第一电源信号或者来自所述第二电源信号端的第二电源信号；所述锁存模块分别与所述第一节点、所述第二节点、所述时钟信号端和输出信号端连接，用于在所述第一节点、所述第二节点以及在所述时钟信号的控制下，控制所述输出信号端的电位；其中，所述第二反相模块包括：控制子模块和反相子模块；所述控制子模块分别与所述反相子模块、所述时钟信号端、所述第一电源信号端、所述第二电源信号端和所述第二节点连接，用于在第一节点、所述第二节点和所述时钟信号的控制下，向所述反相子模块输出所述第一电源信号或者所述第二电源信号；所述反相子模块分别与所述控制子模块、所述第一电源信号端、所述第二电源信号端、所述输入信号端和所述第二节点连接，用于在所述输入信号和所述控制子模块的控制下，向所述第二节点输出所述第一电源信号或者所述第二电源信号。可选的，所述控制子模块，包括：第一晶体管和第二晶体管，所述第一晶体管的第一极与所述第二电源信号端连接，所述第一晶体管的第二极与所述反相子模块连接，所述第一晶体管的栅极与所述第二节点连接；所述第二晶体管的第一极与所述第一电源信号端连接，所述第二晶体管的第二极与所述反相子模块连接，所述第二晶体管的栅极与所述第二节点连接。可选的，所述反相子模块，包括：第三晶体管、第四晶体管、第五晶体管和第六晶体管；所述第三晶体管的第一极与所述第一电源信号端连接，所述第三晶体管的第二级与所述第四晶体管的第一极连接，所述第三晶体管的栅极与所述输入信号端连接；所述第四晶体管的第一极分别与所述第三晶体管的第二极和所述第一晶体管的第二极连接，所述第四晶体管的第二极与所述第二节点连接，所述第四晶体管的栅极与所述输入信号端连接；所述第五晶体管的第一极与所述第二电源信号端连接，所述第五晶体管的
第二级与所述第六晶体管的第一极连接，所述第五晶体管的栅极与所述输入信号端连接；所述第六晶体管的第一极分别与所述第五晶体管的第二极和所述第二晶体管的第二极连接，所述第六晶体管的第二级与所述第二节点连接，所述第六晶体管的栅极与所述输入信号端连接。可选的，所述控制子模块，还包括：第七晶体管和第八晶体管；所述第七晶体管的第一极与所述第一电源信号端连接，所述第七晶体管的第二级与所述第三晶体管的第一极连接，所述第七晶体管的栅极与所述第一节点连接，所述第三晶体管的第一极通过所述第七晶体管与所述第一电源信号端连接；所述第八晶体管的第一极与所述第二电源信号端连接，所述第八晶体管的第二级与所述第五晶体管的第一极连接，所述第八晶体管的栅极与所述时钟信号端连接，所述第五晶体管的第一极通过所述第八晶体管与所述第二电源信号端连接。可选的，所述控制子模块模块，还包括：第一传输门；所述第一传输门的第一控制端与所述时钟信号端连接，所述第一传输门的第二控制端与所述第一节点连接；所述第一传输门的输入端分别与所述第四晶体管的第二极、所述第一晶体管的栅极、所述第六晶体管的第二极和所述第二晶体管的栅极连接，所述第一传输门的输出端与所述第二节点连接，所述第四晶体管的第二极、所述第一晶体管的栅极、所述第六晶体管的第二极和所述第二晶体管的栅极分别通过所述第一传输门与所述第二节点连接。可选的，所述锁存模块，包括：三态门和第一反相器；所述三态门的第一控制端与所述第一节点连接，所述三态门的第二控制端与所述时钟信号端连接，所述三态门的输入端与所述输出信号端连接，所述三态门的输出端与所述第二节点连接；所述第一反相器的输入端与所述第二节点连接，所述第一反相器的输出端与所述输出信号端连接。可选的，所述锁存模块，包括：第二反相器、第三反相器和第二传输门；所述第二反相器的输入端与所述第二节点连接，所述第二反相器的输出端
与所述输出信号端连接；所述第三反相器的输入端与所述输出信号端连接，所述第三反相器的输出端与所述第二传输门的输入端连接；所述第二传输门的第一控制端与所述第一节点连接，所述第二传输门的第二控制端与所述时钟信号端连接，所述第二传输门的输入端与所述第三反相器的输出端连接，所述第二传输门的输出端与所述第二节点连接。可选的，所述第一反相模块，包括：第四反相器；所述第四反相器的输入端与所述时钟信号端连接，所述第四反相器的输出端与所述第一节点连接。可选的，所述反相子模块，包括：至少一个P型晶体管和至少一个N型晶体管，所述至少一个P型晶体管分别与所述第一电源信号端、所述输入信号端、所述控制子模块和所述第二节点连接，用于在所述输入信号和所述控制子模块的控制下，向所述第二节点输出来自所述第一电源信号端的第一电源信号；所述至少一个N型晶体管分别与所述第二电源信号端、所述输入信号端、所述控制子模块和所述第二节点连接，用于在所述输入信号和所述控制子模块的控制下，向所述第二节点输出来自所述第二电源信号端的第二电源信号。可选的，所述第一晶体管、所述第三晶体管、所述第四晶体管和所述第七晶体管均为P型晶体管；所述第二晶体管、所述第五晶体管、所述第六晶体管和所述第八晶体管均为N型晶体管。第二方面，提供一种移位寄存器单元的驱动方法，所述方法用于驱动如第一方面所述的移位寄存器单元，所述移位寄存器单元包括：第一反相模块，第二反相模块和锁存模块，所述第二反相模块包括：控制子模块和反相子模块，所述方法包括：第一阶段：输入信号端输入的输入信号为第一电位，时钟信号端输入的时钟信号为第二电位，所述第一反相模块控制所述第一节点的电位为第一电位，所述第二反相模块处于高阻状态；第二阶段：所述输入信号保持第一电位，所述时钟信号端输入的时钟信号为第一电位，第二电源信号端输入的第二电源信号为第二电位，所述第一反相
模块控制所述第本文档来自技高网...

【技术保护点】
一种移位寄存器单元，其特征在于，所述移位寄存器单元包括：第一反相模块、第二反相模块和锁存模块；所述第一反相模块分别与时钟信号端和第一节点连接，用于在来自所述时钟信号端的时钟信号的控制下，控制所述第一节点的电位；所述第二反相模块分别与所述时钟信号端、所述第一节点、第一电源信号端、第二电源信号端、输入信号端和第二节点连接，用于在所述时钟信号、所述第一节点以及在来自所述输入信号端的输入信号的控制下，向所述第二节点输出来自所述第一电源信号端的第一电源信号或者来自所述第二电源信号端的第二电源信号；所述锁存模块分别与所述第一节点、所述第二节点、所述时钟信号端和输出信号端连接，用于在所述第一节点、所述第二节点以及在所述时钟信号的控制下，控制所述输出信号端的电位；其中，所述第二反相模块包括：控制子模块和反相子模块；所述控制子模块分别与所述反相子模块、所述时钟信号端、所述第一电源信号端、所述第二电源信号端和所述第二节点连接，用于在第一节点、所述第二节点和所述时钟信号的控制下，向所述反相子模块输出所述第一电源信号或者所述第二电源信号；所述反相子模块分别与所述控制子模块、所述第一电源信号端、所述第二电源信号端、所述输入信号端和所述第二节点连接，用于在所述输入信号和所述控制子模块的控制下，向所述第二节点输出所述第一电源信号或者所述第二电源信号。...

【技术特征摘要】
1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括：第一反相模块、第二反相模块和锁存模块；所述第一反相模块分别与时钟信号端和第一节点连接，用于在来自所述时钟信号端的时钟信号的控制下，控制所述第一节点的电位；所述第二反相模块分别与所述时钟信号端、所述第一节点、第一电源信号端、第二电源信号端、输入信号端和第二节点连接，用于在所述时钟信号、所述第一节点以及在来自所述输入信号端的输入信号的控制下，向所述第二节点输出来自所述第一电源信号端的第一电源信号或者来自所述第二电源信号端的第二电源信号；所述锁存模块分别与所述第一节点、所述第二节点、所述时钟信号端和输出信号端连接，用于在所述第一节点、所述第二节点以及在所述时钟信号的控制下，控制所述输出信号端的电位；其中，所述第二反相模块包括：控制子模块和反相子模块；所述控制子模块分别与所述反相子模块、所述时钟信号端、所述第一电源信号端、所述第二电源信号端和所述第二节点连接，用于在第一节点、所述第二节点和所述时钟信号的控制下，向所述反相子模块输出所述第一电源信号或者所述第二电源信号；所述反相子模块分别与所述控制子模块、所述第一电源信号端、所述第二电源信号端、所述输入信号端和所述第二节点连接，用于在所述输入信号和所述控制子模块的控制下，向所述第二节点输出所述第一电源信号或者所述第二电源信号。2.根据权利要求1所述的移位寄存器单元，其特征在于，所述控制子模块，包括：第一晶体管和第二晶体管，所述第一晶体管的第一极与所述第二电源信号端连接，所述第一晶体管的第二极与所述反相子模块连接，所述第一晶体管的栅极与所述第二节点连接；所述第二晶体管的第一极与所述第一电源信号端连接，所述第二晶体管的第二极与所述反相子模块连接，所述第二晶体管的栅极与所述第二节点连接。3.根据权利要求2所述的移位寄存器单元，其特征在于，所述反相子模块，包括：第三晶体管、第四晶体管、第五晶体管和第六晶体管；所述第三晶体管的第一极与所述第一电源信号端连接，所述第三晶体管的第二级与所述第四晶体管的第一极连接，所述第三晶体管的栅极与所述输入信号端连接；所述第四晶体管的第一极分别与所述第三晶体管的第二极和所述第一晶体管的第二极连接，所述第四晶体管的第二极与所述第二节点连接，所述第四晶体管的栅极与所述输入信号端连接；所述第五晶体管的第一极与所述第二电源信号端连接，所述第五晶体管的第二级与所述第六晶体管的第一极连接，所述第五晶体管的栅极与所述输入信号端连接；所述第六晶体管的第一极分别与所述第五晶体管的第二极和所述第二晶体管的第二极连接，所述第六晶体管的第二级与所述第二节点连接，所述第六晶体管的栅极与所述输入信号端连接。4.根据权利要求3所述的移位寄存器单元，其特征在于，所述控制子模块，还包括：第七晶体管和第八晶体管；所述第七晶体管的第一极与所述第一电源信号端连接，所述第七晶体管的第二级与所述第三晶体管的第一极连接，所述第七晶体管的栅极与所述第一节点连接，所述第三晶体管的第一极通过所述第七晶体管与所述第一电源信号端连接；所述第八晶体管的第一极与所述第二电源信号端连接，所述第八晶体管的第二级与所述第五晶体管的第一极连接，所述第八晶体管的栅极与所述时钟信号端连接，所述第五晶体管的第一极通过所述第八晶体管与所述第二电源信号端连接。5.根据权利要求3所述的移位寄存器单元，其特征在于，所述控制子模块模块，还包括：第一传输门；所述第一传输门的第一控制端与所述时钟信号端连接，所述第一传输门的
\t第二控制端与所述第一节点连接；所述第一传输门的输入端分别与所述第四晶体管的第二极、所述第一晶体管的栅极、所述第六晶体管的第二极和所述第二晶体管的栅极连接，所述第一传输门的输出端与所述第二节点连接，所述第四晶体管的第二极、所述第一晶体管的栅极、所述第六晶体管的第二极和所述第二晶体管的栅极分别通过所述第一传输门与所述第二节点连接。6.根据权利要求1至5任一所述的移位寄存器单元，其特征在于，所述锁存模块，包括：三态门和第一反相器；所述三态门的第一控制端与所述第一节点连接，所述三态门的第二控制端与所述时钟信号端连接，所述三态门的输入端与所述输出信号端连接，所述三态门的输出端与所述第二节点连接；所述第一反相器的输入端与所述第二节点连接，所述第一反相器的输出端与所述输出信号端连接。7.根据权利要求1至5任一所述的移位寄存器单元，其特征在于，所述锁存模块，包括：第二反相器、第三反相器和第二传输门；所述第二反相器的输入端与所述第二节点连接，所述第二反相器的输出端与所述输出信号端连接；所述第三反相器的输入端与所述输出信号端连接，所述第三反相器的输出端与所述第二传输门的输入端连接；所述第二传输门的第一控制端与所述第一节点连接，所述第二传输门的第二控制端与所述时钟信号端连接，所述第二传输门的输入端与所述第三反相器的输出端连接，所述第二传输门的输出端与所述第二节点连接。8.根据权利要求1至5任一所述的移位寄存器单元，其特征在于，所述第一反相模块，包括：第四反相器；...

【专利技术属性】
技术研发人员：谭文，陈佳，
申请(专利权)人：京东方科技集团股份有限公司，成都京东方光电科技有限公司，
类型：发明
国别省市：北京;11