本发明专利技术涉及半导体器件的制造方法及衬底处理装置。抑制半导体器件的特性偏差。具有下述工序：对在凸结构上具有实施了研磨后的第一含硅层的衬底的所述第一含硅层的膜厚分布数据进行接收的工序；基于膜厚分布数据，运算使衬底的中央面侧的膜厚与外周面侧的膜厚之差减小的处理数据的工序；将衬底搬入处理室的工序；向衬底供给处理气体的工序；和基于处理数据，在衬底上形成规定磁力的磁场、使处理气体活化，从而修正所述第一含硅层的膜厚分布的工序。
【技术实现步骤摘要】
本专利技术涉及半导体器件的制造方法及衬底处理装置。
技术介绍
近年来，半导体器件有高集成化的趋势。随之，图案尺寸显著微细化。这些图案通过硬掩膜、抗蚀膜的形成工序、光刻(lithography)工序、蚀刻工序等形成。在形成图案时，要求不产生半导体器件的特性偏差。
技术实现思路
然而，由于加工上的问题，存在所形成的电路等的宽度产生偏差的情况。特别是在微细化的半导体器件中，该偏差会对半导体器件的特性造成较大影响。因此，本专利技术的目的在于提供能够抑制半导体器件的特性偏差的技术。根据一方案，提供一种技术，该技术具有下述工序：对在凸结构上具有实施了研磨后的第一含硅层的衬底的所述第一含硅层的膜厚分布数据进行接收的工序；基于膜厚分布数据，运算使衬底的中央面侧的膜厚与外周面侧的膜厚之差减小的处理数据的工序；将衬底搬入处理室的工序；向衬底供给处理气体的工序；和基于处理数据，在衬底上形成规定磁力的磁场、使处理气体活化，从而修正所述第一含硅层的膜厚分布的工序。根据本专利技术中的技术，能够抑制半导体器件的特性偏差。附图说明图1是一实施方式中的半导体器件的制造流程的说明图。图2是一实施方式中的制造半导体器件的处理系统的结构简图。图3是一实施方式中的衬底的说明图。图4是一实施方式中的半导体器件的制造流程的一部分的说明图。图5是一实施方式中的研磨装置的说明图。图6是一实施方式中的研磨装置的说明图。图7是一实施方式中的CMP工序后的衬底面内的含硅层的正态分布图。图8是一实施方式中的衬底的说明图。图9是说明一实施方式中的衬底的处理状态的说明图。图10是说明一实施方式中的衬底处理装置的说明图。图11是一实施方式中的衬底支承部的说明图。图12是一实施方式中的衬底支承部的说明图。图13是一实施方式中的气体供给部的说明图。图14是一实施方式中的控制器的结构简图。图15是一实施方式中的衬底处理工序的说明图。图16是一实施方式中的衬底处理顺序例。图17是说明一实施方式中的衬底的处理状态的说明图。图18是说明一实施方式中的衬底的处理状态的说明图。图19是说明一实施方式中的衬底的处理状态的说明图。图20是说明一实施方式中的衬底的膜厚分布的说明图。图21是说明一实施方式中的衬底的膜厚分布的说明图。图22是说明比较例中的衬底的处理状态的说明图。图23是说明比较例中的衬底的处理状态的说明图。图24是其他实施方式中的衬底处理顺序例。图25是其他实施方式中的衬底处理顺序例。图26是其他实施方式中的衬底处理顺序例。符号说明200 衬底(晶片)201 处理室202 处理容器212 衬底载置台具体实施方式以下对本专利技术的实施方式进行说明。首先，使用图1至图4，以作为半导体元件之一的多栅极元件的Fin Fet(Field effect transistor，场效应晶体管)为例，对半导体器件(semiconductor device)的制造工序的工序进行说明。例如用如图2所示那样的处理系统4000来制造图1所示的半导体器件。(栅极绝缘膜形成工序S101)在栅极绝缘膜形成工序S101中，例如，将图3所示的衬底200搬入栅极绝缘膜形成装置(未图示)。图3(A)是说明衬底200的立体图，图3(B)表示沿着图3(A)的α-α’的剖面图。衬底200由硅等构成，在其一部分上形成有作为沟道的凸结构2001。以规定间隔设置多个凸结构2001。通过对衬底200的一部分进行蚀刻来形成凸结构2001。为了便于说明，将衬底200上无凸结构的部分称为凹结构2002。即，衬底200至少具有凸结构2001和凹结构2002。需要说明的是，在本实施方式中，为了便于说明，将凸结构2001的上表面称为凸结构表面2001a，将凹结构的上表面称为凹结构表面2002a。在相邻的凸结构之间、即在凹结构表面2002a上，形成有用于将凸结构电绝缘的元件分离膜2003。元件分离膜2003例如由氧化硅膜构成。栅极绝缘膜形成装置为能形成薄膜的已知的单片装置，省略说明。如图4(A)所示，在栅极绝缘膜形成装置中，形成例如氧化硅
膜(SiO2膜)等由电介质构成的栅极绝缘膜2004。在形成时，向栅极绝缘膜形成装置中供给含硅气体(例如HCDS(六氯乙硅烷)气体)和含氧气体(例如O3气体)、并使它们反应，由此形成栅极绝缘膜2004。栅极绝缘膜2004分别形成于凸结构表面2001a上和凹结构表面2002a的上方。形成栅极绝缘膜后，将衬底200从栅极绝缘膜形成装置中搬出。(第一含硅层形成工序S102)接下来，说明第一含硅层形成工序S102。从栅极绝缘膜形成装置中搬出衬底200后，将衬底200搬入第一含硅层形成装置100a。由于第一含硅层形成装置100a使用通常的单片CVD装置，故省略说明。如图4(B)所示，在第一含硅层形成装置100a中，在栅极绝缘膜2004上形成由poly－Si(多晶硅)构成的第一含硅层2005(也称为第一poly－Si层2005，或者简称为poly－Si层2005)。在形成时，向第一含硅层形成装置中供给乙硅烷(Si2H6)气体、并将其热分解，由此形成poly－Si层。poly－Si层作为栅极电极、或伪栅极电极使用。形成poly－Si层2005后，将衬底200从第一含硅层形成装置100a中搬出。(研磨工序S103)接下来，说明研磨(Chemical Mechanical Polishing：CMP，化学机械研磨)工序S103。将从第一含硅层形成装置中搬出的衬底200搬入研磨装置400(100b)。此处，对由第一含硅层形成装置100a形成的poly－Si层进行说明。如图4(B)所示，由于在衬底200上存在凸结构2001和凹结构2002，所以poly－Si层的高度不同。具体而言，与从凹结构表面2002a到凹结构表面2002a上的poly－Si层2005b表面为止的高度相比，从凹结构表面2002a到凸结构2001上的poly－Si层2005a表面为止的高度更高。然而，从与后述的曝光工序和蚀刻工序中的任一者或两者的关
系考虑，必须使poly－Si层2005a的高度和poly－Si层2005b的高度一致。因此，如本工序那样对poly－Si层2005进行研磨使高度一致。以下，对CMP工序的具体内容进行说明。在从第一含硅层形成装置中搬出衬底200后，将衬底200搬入图5所示的CMP装置400(100b)。在图5中，401为研磨盘，402为研磨衬底200的研磨布。研磨盘401与未图示的旋转机构连接，在研磨衬底200时，沿箭头406方向旋转。403为研磨头，在研磨头403的上表面连接有轴404。轴404与未图示的旋转机构·上下驱动机构连接。在研磨衬底200时，沿箭头407方向旋转。405是供给浆料(研磨剂)的供给管。在研磨衬底200时，从供给管405向研磨布402供给浆料。图6是以研磨头403的剖面图为中心、说明其周边结构的说明图。研磨头403具有顶环(top ring)403a、固定环(retainer ring)403b、弹性垫403c。在进行研磨时，衬底200的外周侧被固定环403b包围，并被弹性垫403c按压在研磨布402上。在固定环403b中，从固定环的外侧到内侧形成有用于使浆料通过的槽403d。槽403d按照固本文档来自技高网...
【技术保护点】
一种半导体器件的制造方法，具有下述工序：对在凸结构上具有实施了研磨后的第一含硅层的衬底的所述第一含硅层的膜厚分布数据进行接收的工序；基于所述膜厚分布数据，运算使所述衬底的中央面侧的膜厚与外周面侧的膜厚之差减小的处理数据的工序；将所述衬底搬入处理室的工序；向所述衬底供给处理气体的工序；和基于所述处理数据，在所述衬底上形成规定磁力的磁场、使所述处理气体活化，从而修正所述第一含硅层的膜厚分布的工序。
【技术特征摘要】
2015.03.31 JP 2015-0710851.一种半导体器件的制造方法，具有下述工序：对在凸结构上具有实施了研磨后的第一含硅层的衬底的所述第一含硅层的膜厚分布数据进行接收的工序；基于所述膜厚分布数据，运算使所述衬底的中央面侧的膜厚与外周面侧的膜厚之差减小的处理数据的工序；将所述衬底搬入处理室的工序；向所述衬底供给处理气体的工序；和基于所述处理数据，在所述衬底上形成规定磁力的磁场、使所述处理气体活化，从而修正所述第一含硅层的膜厚分布的工序。2.如权利要求1所述的半导体器件的制造方法，其中，在所述膜厚分布数据为所述衬底的外周面侧的膜厚比所述衬底的中央面侧的膜厚小的情况下，所述修正工序以下述状态进行：自所述衬底的侧方产生的磁力形成为大于自所述衬底的上方产生的磁力。3.如权利要求2所述的半导体器件的制造方法，其中，在所述膜厚分布数据为所述衬底的外周面侧的膜厚比所述衬底的中央面侧的膜厚小的情况下，所述修正工序中，使供给到第二线圈的高频电力比供给到第一线圈的高频电力大，使所述处理气体活化，所述第二线圈设于所述衬底的侧方，所述第一线圈设于所述衬底的上方。4.如权利要求2所述的半导体器件的制造方法，其中，在所述膜厚分布数据为所述衬底的外周面侧的膜厚比所述衬底的中央面侧的膜厚小的情况下，所述修正工序中，使从所述衬底的侧方供给的高频电力比从所述衬底的上方供给的高频电力大，使所述处理气体活化。5.如权利要求1所述的半导体器件的制造方法，其中，在所述膜厚分布数据为所述衬底的外周面侧的膜厚比所述衬底的中央面侧
\t的膜厚小的情况下，所述修正工序以下述方式构成：使所述衬底的外周面侧的电位比所述衬底的中央面侧的电位低。6.如权利要求2所述的半导体器件的制造方法，其中，在所述膜厚分布数据为所述衬底的外周面侧的膜厚比所述衬底的中央面侧的膜厚小的情况下，所述修正工序以下述方式构成：使所述衬底的外周面侧的电位比所述衬底的中央面侧的电位低。7.如权利要求3所述的半导体器件的制造方法，其中，在所述膜厚分布数据为所述衬底的外周面侧的膜厚比所述衬底的中央面侧的膜厚小的情况下，所述修正工序以下述方式构成：使所述衬底的外周面侧的电位比所述衬底的中央面侧的电位低。8.如权利要求1所述的半导体器件的制造方法，其中，在所述膜厚分布数据为所述衬底的中央面侧的膜厚比所述衬底的外周面侧的膜厚小的情况下，所述修...
【专利技术属性】
技术研发人员：须田敦彦，丰田一行，菊池俊之，
申请(专利权)人：株式会社日立国际电气，
类型：发明
国别省市：日本;JP
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