一种单粒子加固FPGA的用户寄存器状态捕获电路制造技术

一种单粒子加固FPGA的用户寄存器状态捕获电路，包括用户寄存器、晶体管M3、晶体管M4、SRAM存储单元、捕获信号产生电路，晶体管M3、晶体管M4放置在用户寄存器、SRAM存储单元之间，捕获信号产生电路产生输出信号CAPTURE，控制导通晶体管M3、晶体管M4导通，实现数据捕获回读。本发明专利技术状态捕获电路与现有技术相比，通过进行捕获回读操作，如果发现配置存储器阵列中存储的配置码流发生单粒子翻转，可以进行动态部分重配，如果配置存储器阵列中存储捕获用户寄存器状态的SRAM存储单元状态出现错误，可以对相应的逻辑进行复位处理，显著降低了FPGA芯片的单粒子翻转累积效应。

【技术实现步骤摘要】

本专利技术涉及一种用户寄存器内数值捕获技术，特别是一种单粒子加固FPGA的用户寄存器状态捕获电路。
技术介绍
如图1所示为现场可编程门阵列FPGA的结构，输入输出端口(IOB)位于芯片的四周，可配置逻辑模块(CLB)在内部按阵列排布，块存储器(BRAM)穿插在可配置逻辑模块(CLB)中，FPGA还包括配置逻辑、配置接口及其它组成部分，比如遍布整个FPGA芯片、连接各个模块的可编程互联结构和配置存储器阵列(CSRAM)。SRAM型FPGA芯片在配置前不具备任何逻辑功能，是通过加载用户应用指定的配置数据进入内部的配置存储器阵列(CSRAM)来完成功能配置的，即配置存储器阵列(CSRAM)中的SRAM配置位来决定FPGA的具体功能。如图2(a)所示为FPGA芯片中配置存储器阵列CSRAM整体结构，芯片中心部分为一个“十字”的结构，作为配置存储器阵列的主体电路，横向部分是SRAM的阵列地址控制电路，纵向部分是数据控制电路，使得遍布整个FPGA芯片的每个SRAM单元都能收到配置电路的控制而正常工作。阵列中间横排位置的是地址移位寄存器(ASR)，中间竖排位置的是数据移位寄存器(DSR)，配置比特码流以“帧”为单位串行输入到数据移位寄存器(DSR)中，当一帧数据传满后，地址移位寄存器(ASR)就开启相应的帧地址，将配置比特码流写入配置SRAM中，之后再开始下一帧数据的传输，直至配置完成。如图2(b)所示为SRAM单元电路图，如图2(c)所示为SRAM单元符号图。FPGA芯片在空间辐射环境应用时，空间高能粒子穿过FPGA内部会引起电路节点上的瞬间电流，使配置存储器阵列中的配置存储单元SRAM发生单粒子翻转，某些区域的电路会产生局部功能错误、互联线短路或断路，使该区域的电路无法正常工作。当前可以通过回读配置存储器阵列技术，判断空间应用时FPGA芯片中的配置存储器阵列是否发生了单粒子翻转，再通过部分重配置技术修复系统功能，但是该技术的不足为无法获知用户逻辑的状态，当配置存储器阵列中SRAM单元的单粒子翻转已经导致CLB和IOB的逻辑出现运算错误时，除了部分重配置外还需要对错误的逻辑部分进行局部复位处理，因此为了准确获知用户逻辑的当前状态，需要一种能够获取用户寄存器状态的捕获电路。
技术实现思路
本专利技术解决的技术问题是：克服现有技术的不足，提供了一种通过在用户寄存器的输出端和配置存储器阵列中SRAM存储单元之间增加两个作为开关传输用的晶体管，然后在捕获信号控制下将用户寄存器的当前状态采样到SRAM存储单元中并输出的单粒子加固FPGA的用户寄存器状态捕获电路。本专利技术的技术解决方案是：一种单粒子加固FPGA的用户寄存器状态捕获电路，包括用户寄存器、晶体管M3、晶体管M4、SRAM存储单元、捕获信号产生电路，其中用户寄存器，包括第一数据输入端D、时钟使能端CE、时钟输入端CK、第一数据输出端Q、反相输出端QN；第一数据输入端D为用户寄存器的数据输入端，时钟使能端CE为用户寄存器的写使能端，当时钟使能端CE为高电平时，第一数据输入端D的数据能够加载到用户寄存器，时钟输入端CK接外部时钟信号，第一数据输出端Q接晶体管M3，反相输出端QN接晶体管M4，在外部时钟信号的上升沿，第一数据输出端Q跳变为第一数据输入端D的值，反相输出端QN跳变为第一数据输入端D的反相值；晶体管M3，包括第一源端、第一漏端、第一栅极，第一源端与用户寄存器的第一数据输出端Q相连、第一漏端与存储单元输出端Z相连，第一栅极接捕获信号产生电路的捕获信号CAPTURE，当捕获信号CAPTURE为高电平时，晶体管M3导通，用户寄存器内数据通过存储单元输出端Z写入到SRAM存储单元，当捕获信号CAPTURE为低电平时，晶体管M3关闭；晶体管M4，包括第二源端、第二漏端、第二栅极，第二源端与用户寄存器的输出端QN相连、第二漏端与存储单元反相输出端ZN相连，第二栅极接捕获信号产生电路的捕获信号CAPTURE，当捕获信号CAPTURE为高电平时，晶体管M4导通，用户寄存器内数据通过存储单元反相输出端ZN写入到SRAM存储单元，当捕获信号CAPTURE为低电平时，晶体管M4关闭；SRAM存储单元，包括配置数据信号输入端R、配置数据反相信号输入端RN、地址译码信号控制端WL、存储单元输出端Z、存储单元反相输出端ZN；地址译码信号控制端WL接FPGA内部地址译码电路的输出端，地址译码电路的输入端接外部回读配置存储器阵列指令，然后对回读配置存储器阵列指令中的配置存储器阵列地址信息进行译码并回读配置存储器阵列，当回读的配置存储器阵列与配置存储器阵列地址信息一致时，输出高电平，地址译码信号控制端WL为高电平，存储单元输出端Z、存储单元反相输出端ZN分别将用户寄存器内数据输出至FPGA外部，配置数据信号输入端R接用户寄存器配置数据，配置数据反相信号输入端RN接反相的用户寄存器配置数据；捕获信号产生电路，产生捕获信号CAPTURE送至晶体管M3、晶体管M4；所述的捕获信号CAPTURE为高电平或者低电平。所述的用户寄存器为FPGA芯片CLB模块或者IOB模块中的任意用户寄存器。所述的捕获信号产生电路从外部获取采样信号CAP_IN、捕获复位命令信号RCAP、采样时钟信号CAP_CLK、采样模式选择信号SINGLE、全局写使能信号GWE、捕获命令信号GCAPTURE；当采样模式选择信号SINGLE为低电平时，如果捕获复位命令信号RCAP、全局写使能信号GWE均为高电平且捕获命令信号GCAPTURE为低电平，则在采样时钟信号CAP_CLK的上升沿，采样信号CAP_IN写入到输出捕获信号CAPTURE，否则，不进行操作；当采样模式选择信号SINGLE为高电平时，如果捕获复位命令信号RCAP、全局写使能信号GWE均为高电平且捕获命令信号GCAPTURE为低电平，则在采样信号CAP_IN第一次为高电平时的第一个采样时钟信号CAP_CLK的上升沿，高电平的采样信号CAP_IN写入到输出捕获信号CAPTURE，输出捕获信号CAPTURE为高电平持续到采样信号CAP_IN变为低电平时的第一个采样时钟信号CAP_CLK的上升沿，否则，不进行操作，其中，采样信号CAP_IN为高电平或者低电平。所述的捕获信号产生电路包括带使能端SN的正沿触发器DFF1、负沿触发器DFF2、反相器I3、二输入或门I4、与或非门I5、二输入或门I6本文档来自技高网...

【技术保护点】
一种单粒子加固FPGA的用户寄存器状态捕获电路，其特征在于包括用户寄存器、晶体管M3、晶体管M4、SRAM存储单元、捕获信号产生电路，其中用户寄存器，包括第一数据输入端D、时钟使能端CE、时钟输入端CK、第一数据输出端Q、反相输出端QN；第一数据输入端D为用户寄存器的数据输入端，时钟使能端CE为用户寄存器的写使能端，当时钟使能端CE为高电平时，第一数据输入端D的数据能够加载到用户寄存器，时钟输入端CK接外部时钟信号，第一数据输出端Q接晶体管M3，反相输出端QN接晶体管M4，在外部时钟信号的上升沿，第一数据输出端Q跳变为第一数据输入端D的值，反相输出端QN跳变为第一数据输入端D的反相值；晶体管M3，包括第一源端、第一漏端、第一栅极，第一源端与用户寄存器的第一数据输出端Q相连、第一漏端与存储单元输出端Z相连，第一栅极接捕获信号产生电路的捕获信号CAPTURE，当捕获信号CAPTURE为高电平时，晶体管M3导通，用户寄存器内数据通过存储单元输出端Z写入到SRAM存储单元，当捕获信号CAPTURE为低电平时，晶体管M3关闭；晶体管M4，包括第二源端、第二漏端、第二栅极，第二源端与用户寄存器的输出端QN相连、第二漏端与存储单元反相输出端ZN相连，第二栅极接捕获信号产生电路的捕获信号CAPTURE，当捕获信号CAPTURE为高电平时，晶体管M4导通，用户寄存器内数据通过存储单元反相输出端ZN写入到SRAM存储单元，当捕获信号CAPTURE为低电平时，晶体管M4关闭；SRAM存储单元，包括配置数据信号输入端R、配置数据反相信号输入端RN、地址译码信号控制端WL、存储单元输出端Z、存储单元反相输出端ZN；地址译码信号控制端WL接FPGA内部地址译码电路的输出端，地址译码电路的输入端接外部回读配置存储器阵列指令，然后对回读配置存储器阵列指令中的配置存储器阵列地址信息进行译码并回读配置存储器阵列，当回读的配置存储器阵列与配置存储器阵列地址信息一致时，输出高电平，地址译码信号控制端WL为高电平，存储单元输出端Z、存储单元反相输出端ZN分别将用户寄存器内数据输出至FPGA外部，配置数据信号输入端R接用户寄存器配置数据，配置数据反相信号输入端RN接反相的用户寄存器配置数据；捕获信号产生电路，产生捕获信号CAPTURE送至晶体管M3、晶体管M4；所述的捕获信号CAPTURE为高电平或者低电平。...

【技术特征摘要】
1.一种单粒子加固FPGA的用户寄存器状态捕获电路，其特征在于包括
用户寄存器、晶体管M3、晶体管M4、SRAM存储单元、捕获信号产生电路，
其中
用户寄存器，包括第一数据输入端D、时钟使能端CE、时钟输入端CK、
第一数据输出端Q、反相输出端QN；第一数据输入端D为用户寄存器的数据
输入端，时钟使能端CE为用户寄存器的写使能端，当时钟使能端CE为高电
平时，第一数据输入端D的数据能够加载到用户寄存器，时钟输入端CK接外
部时钟信号，第一数据输出端Q接晶体管M3，反相输出端QN接晶体管M4，
在外部时钟信号的上升沿，第一数据输出端Q跳变为第一数据输入端D的值，
反相输出端QN跳变为第一数据输入端D的反相值；
晶体管M3，包括第一源端、第一漏端、第一栅极，第一源端与用户寄存
器的第一数据输出端Q相连、第一漏端与存储单元输出端Z相连，第一栅极接
捕获信号产生电路的捕获信号CAPTURE，当捕获信号CAPTURE为高电平时，
晶体管M3导通，用户寄存器内数据通过存储单元输出端Z写入到SRAM存储
单元，当捕获信号CAPTURE为低电平时，晶体管M3关闭；
晶体管M4，包括第二源端、第二漏端、第二栅极，第二源端与用户寄存
器的输出端QN相连、第二漏端与存储单元反相输出端ZN相连，第二栅极接
捕获信号产生电路的捕获信号CAPTURE，当捕获信号CAPTURE为高电平时，
晶体管M4导通，用户寄存器内数据通过存储单元反相输出端ZN写入到SRAM
存储单元，当捕获信号CAPTURE为低电平时，晶体管M4关闭；
SRAM存储单元，包括配置数据信号输入端R、配置数据反相信号输入端
RN、地址译码信号控制端WL、存储单元输出端Z、存储单元反相输出端ZN；
地址译码信号控制端WL接FPGA内部地址译码电路的输出端，地址译码电路
的输入端接外部回读配置存储器阵列指令，然后对回读配置存储器阵列指令中
的配置存储器阵列地址信息进行译码并回读配置存储器阵列，当回读的配置存

\t储器阵列与配置存储器阵列地址信息一致时，输出高电平，地址译码信号控制
端WL为高电平，存储单元输出端Z、存储单元反相输出端ZN分别将用户寄
存器内数据输出至FPGA外部，配置数据信号输入端R接用户寄存器配置数据，
配置数据反相信号输入端RN接反相的用户寄存器配置数据；
捕获信号产生电路，产生捕获信号CAPTURE送至晶体管M3、晶体管M4；
所述的捕获信号CAPTURE为高电平或者低电平。
2.根据权利要求1所述的一种单粒子加固FPGA的用户寄存器状态捕获
电路，其特征在于：所述的用户寄存器为FPGA芯片CLB模块或者IOB模块
中的任意用户寄存器。
3.根据权利要求1或2所述的一种单粒子加固FPGA的用户寄存器状态
捕获电路，其特征在于：所述的捕获信号产生电路从外部获取采样信号
CAP_IN、捕获复位命令信号RCAP、采样时钟信号CAP_CLK、采样模式选择
信号SINGLE、全局写使能信号GWE、捕获命令信号GCAPTURE；
当采样模式选择信号SINGLE为低电平时，如果捕获复位命令信号
RCAP、全局写使能信号GWE均为高电平且捕获命令信号GCAPTURE为低
电平，则在采样时钟信号CAP_CLK的上升沿，采样信号CAP_IN写入到输出
捕获信号CAPTURE，否则，不进...

【专利技术属性】
技术研发人员：林彦君，陈雷，张彦龙，张帆，刘增荣，赵元富，王硕，方新嘉，
申请(专利权)人：北京时代民芯科技有限公司，北京微电子技术研究所，
类型：发明
国别省市：北京;11