移位寄存器电路和包括其的存储器装置制造方法及图纸

本发明专利技术提供一种移位寄存器电路，其可包括能够与第一时钟同步锁存输入信号的第一锁存器，能够与具有与第一时钟相同的偏移的第二时钟同步锁存第一锁存器的输出信号的第一触发器，能够与具有与第二时钟不同的偏移的第三时钟同步锁存第一触发器的输出信号的第二锁存器，以及能够与具有与第三时钟相同的偏移的第四时钟同步锁存第二锁存电路的输出信号的第二触发器。

【技术实现步骤摘要】
【专利说明】移位寄存器电路和包括其的存储器装置相关申请的交叉引用本申请要求于2014年11月7日提交的韩国专利申请号10_2014_0154246的优先权，其全部内容通过引用的方式并入本文。
本专利技术的示例性实施例涉及移位寄存器电路和包括其的存储器装置，并且更具体地涉及用于防止由时钟偏移引起的移位寄存器的电路故障的技术。
技术介绍
移位寄存器电路包括多个级，每当时钟被激活时，将信号从前一级位移到下一级，并存储所位移的信号。几乎所有类型的半导体装置都使用移位寄存器电路。移位寄存器电路可用于与时钟同步延迟特定信号，且可用于每当时钟被激活时，顺序地激活多个信号(即，在多个级的信号)。图1说明了典型的移位寄存器电路的配置。参照图1，移位寄存器电路包括串联连接的触发器110和120。图1仅说明了移位寄存器电路的两个级。移位寄存器电路可包括几十至几百个级。触发器I1和120可以是D触发器(DFF)。在各自输入时钟CLKl和CLK2的下降沿，触发器110和120接收各自输入端D的信号，锁存所接收的信号，并将所锁存的信号输出至各自的输出端Q。图1中，“D1”和“D2”表示时钟CLK被传递的路径111和112。路径111和112可理想地具有延迟值0，但因为对于任何信号传递路径不可能具有的延迟值为0，所以路径111和112具有一些延迟值。输入时钟CLKl是通过路径111传递的时钟CLK的结果，输入时钟CLK2是通过路径121传递的时钟CLK的结果。理论上，时钟CLK、CLKl和CLK2相同。图2是说明图1的移位寄存器电路的理想操作的图示。图2说明了如果输入时钟CLKl和输入时钟CLK2之间没有偏移差(例如，延迟差)时移位寄存器电路的操作。参照图2，在输入时钟CLKl的下降沿，触发器110接收其本身的输入信号C0UT〈0>，锁存所接收的输入信号，并输出所锁存的信号作为输出信号C0UT〈1>。此外，在输入时钟CLK2的下降沿，触发器120接收其本身的输入信号C0UT〈1>，锁存所接收的输入信号，并输出所锁存的信号作为输出信号C0UT〈2>。通过该操作，每当时钟CLK被激活时，移位寄存器电路顺序地激活信号C0UT〈1>和C0UT〈2>o图3是说明图1的移位寄存器电路的错误操作的图示。图3说明了如果输入时钟CLKl和输入时钟CLK2之间存在偏移差时移位寄存器电路的操作。参照图3，由于偏移差D2-D1，输入时钟CLK2比输入时钟CLKl更晚被激活。在输入时钟CLKl的下降沿，触发器110接收输入信号C0UT〈0>，锁存所接收的信号，并输出所锁存的信号作为输出信号C0UT〈1>。触发器120的输入信号C0UT〈1>在输入时钟CLK2的下降沿(S卩，时间点301)已具有“高”电平。相应地，在输入时钟CLK2的下降沿(S卩，时间点301)，触发器120接收输入信号COUT〈l>，锁存所接收的信号，并输出“高”电平的输出信号COUT〈2>。形成移位寄存器电路的触发器110和120将至少通过时钟CLK的一个周期以实现输出信号COUT〈l>和COUT〈2>的激活时间之间的差。然而，由于输入时钟CLKl和输入时钟CLK2之间的偏移差D2-D1，会发生触发器110的输出信号COUT〈l>和触发器120的输出信号COUT〈2>几乎同时被激活的错误。图3中示出的这种错误的风险随移位寄存器电路中所用级数量的增加以及各级中所用时钟之间的偏移增加而增加。因此，需要能够防止这种故障的技术。
技术实现思路
多种实施例涉及提供一种防止移位寄存器电路由于移位寄存器电路级增加和各级中所用时钟之间偏移增加而出现故障的技术。在一个实施例中，移位寄存器电路可包括能够与第一时钟同步锁存输入信号的第一锁存器，能够与具有与第一时钟相同的偏移的第二时钟同步锁存第一锁存器输出信号的第一触发器，能够与具有与第二时钟不同的偏移的第三时钟同步锁存第一触发器输出信号的第二锁存器，以及能够与具有与第三时钟相同的偏移的第四时钟同步锁存第二锁存电路输出信号的第二触发器。第一锁存器和第二锁存器每各可包括D锁存器，而第一触发器和第二触发器每各可包括D触发器。当对应输入时钟具有逻辑低电平时，第一锁存器和第二锁存器每各可锁存对应的输入信号，而在对应输入时钟的下降沿，第一触发器和第二触发器每各可锁存对应的输入信号。可选地，当对应输入时钟具有逻辑高电平时，第一锁存器和第二锁存器每各可锁存对应的输入信号，而在对应输入时钟的上升沿，第一触发器和第二触发器每各可锁存对应的输入信号，在对应输入时钟上升沿，所述第I至第N第一触发器和所述第I至第M第二触发器各锁存对应的输入信号。在一个实施例中，移位寄存器电路可包括第一区域和第二区域。第一区域可包括能够与时钟同步锁存输入信号的第一锁存器和串联连接的能够顺序地与时钟同步锁存第一锁存器的输出信号的第I至第N第一触发器，其中N是2或更大的整数。第二区域可包括能够与时钟同步锁存第N第一触发器的输出信号的第二锁存器和串联连接的能够顺序地与时钟同步锁存第二锁存器的输出信号的第I至第M第二触发器，其中M是2或更大的整数。第一区域的第N第一触发器和第二区域的第二锁存器之间的距离可以比第一和第二区域中的一个内的前一级和下一级中锁存器和触发器之间的距离至少长10倍。第一锁存器和第二锁存器每各可包括D锁存器，而第I至第N第一触发器和第I至第M第二触发器每各可包括D触发器。时钟可被输入至其间存在偏移差的第一和第二区域。在一个实施例中，存储器装置可包括:非易失性存储电路，其能够存储修复数据；数据总线，其能够传递由非易失性存储电路输出的修复数据；移位寄存器电路，其包括第一至第N级且每当时钟被激活时顺序地激活第一至第N级的输出信号；第一至第N存储电路，其每个能够响应第一至第N级的输出信号中的对应输出信号的激活而存储来自数据总线的修复数据；以及多个存储库，其能够使用第一至第N存储电路中存储的修复数据被修复。第一至第N级中的每个可包括能够与时钟同步锁存输入信号的D锁存器和能够与时钟同步锁存D锁存器的输出信号的D触发器。在一个实施例中，移位寄存器电路可包括适于与时钟同步锁存输入信号的第一锁存器，能够与时钟同步锁存第一锁存器的输出信号的第一触发器，能够锁存与时钟同步的第一触发器的输出信号的第二锁存器，以及能够与时钟同步锁存第二锁存器的输出信号的第二触发器，其中第一锁存器和第一触发器与第二锁存器和第二触发器在接收时钟的路径上具有延迟差。第一和第二锁存器可基于时钟的逻辑电平分别锁存第一触发器的输入信号和输出信号，而第一和第二触发器可基于时钟逻辑电平的沿锁存第一和第二锁存器各自的输出信号。当所述时钟具有逻辑低电平时，所述D锁存器锁存所述输入信号；在所述时钟的下降沿，所述D触发器锁存所述D锁存器的输出信号。当所述时钟具有逻辑高电平时，所述D锁存器锁存所述输入信号；在所述时钟的上升沿，所述D触发器锁存所述D锁存器的输出信号。【附图说明】图1说明了典型的移位寄存器电路的配置。图2是说明图1的移位寄存器电路的理想操作的图示。图3是说明图1的移位寄存器电路的错误操作的图示。图4说明了根据本专利技术一个实施例的移位寄存器电路本文档来自技高网...

【技术保护点】
一种移位寄存器电路，包括：第一锁存器，能够与第一时钟同步锁存输入信号；第一触发器，能够与具有与所述第一时钟相同的偏移的第二时钟同步锁存第一锁存器的输出信号；第二锁存器，能够与具有与所述第二时钟不同的偏移的第三时钟同步锁存第一触发器的输出信号；以及第二触发器，能够与具有与所述第三时钟相同的偏移的第四时钟同步锁存第二锁存电路的输出信号。

【技术特征摘要】
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【专利技术属性】
技术研发人员：任秀彬，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR