半导体存储器装置制造方法及图纸

半导体存储器装置包括：库，其各包括存储器单元阵列；字线，其连接到所述库中的每个的行；地址锁存电路，其被配置为锁存用于指定所述字线中的一个的全地址，所述全地址包括第一地址和第二地址；以及控制电路，其被配置为忽略用于作为设定操作的目标的所述第一地址的重置操作，并且当接收用于为库指定重置操作以及为所述第一地址指定设定操作的第一命令时，依照所述设定操作重写所述第一地址。

【技术实现步骤摘要】
【国外来华专利技术】相关申请的交叉引用本申请基于并且主张来自在2013年8月27日提交的美国临时申请No.61/870727以及在2014年3月7日提交的美国专利申请No.14/201618的权益，其整体内容通过引用并入本文。
在本文中描述的实施例一般地涉及半导体存储器装置。
技术介绍
MRAM(磁性随机存取存储器)是使用磁性元件作为存储器基元用于存储信息的存储器装置，该磁性元件具有磁阻效应，并且该MRAM作为能够高速操作且具有大容量的下一代非易失性存储器装置而吸引注意。而且，MRAM已经被研究并且开发为取代诸如DRAM或SRAM的易失性存储器。在此情况中，期望通过使用与DRAM或SRAM的规范相同的规范来操作MRAM，以便减少开发成本并且使取代顺利。附图说明图1是根据实施例的半导体存储器装置的示意视图；图2是示出存储器芯11及其外围电路的示例的框图；图3是被包括在一个库中的存储器基元阵列的电路图；图4是图示关于预充电命令的命令/地址分配的视图；图5是图示关于活跃(active)命令的命令/地址分配的视图；图6是图示根据比较例1的操作的视图；图7是图示根据比较例2的操作的视图；图8是图示根据示例的操作的视图；图9是根据输入命令的示例的时序图；以及图10是根据输入命令的其它示例的时序图。具体实施方式一般地，根据一个实施例，提供半导体存储器装置，其包括：库，其各包括存储器基元阵列；字线，其连接到库中的每个的行；地址锁存电路，其被配置为锁存用于指定字线中的一个的全地址，该全地址包括第一地址和第二地址；以及控制电路，其被配置为忽略用于作为设定操作的目标的第一地址的重置操作，并且当接收用于为库指定重置操作以及为第一地址指定设定操作的第一命令时，依照设定操作重写第一地址。下面将参考附图说明本专利技术的实施例。在以下说明中注意，相同的参考数字表示具有相同功能以及布置的元件，并且将仅在必要时作出重复说明。该实施例将通过采取MRAM(磁性随机存取存储器)作为半导体存储器装置的示例来说明。图1是根据该实施例的半导体存储器装置10的示意视图。半导体存储器装置10包括存储器芯11、外围电路12和接口13。存储器芯11包括用于储存数据的多个存储器基元。外围电路12为存储器芯11执行数据写入、数据读取等。接口13从外部装置(主机)接收用于读取/写入的控制信号CNT以及用于控制读取/写入的操作时序的时钟CK。而且，接口13通过命令/地址线CA<n:0>和数据线DQ<m:0>连接到主机，其中n和m是自然数。控制信号CNT包括时钟使能(enable)信号CKE、芯片选择信号CS等。时钟CK被用于控制半导体存储器装置10的操作时序。命令/地址线CA<n:0>被用于发送/接收命令和地址。数据线DQ<m:0>被用于发送/接收输入数据和输出数据。图2是示出存储器芯11以及外围电路12的示例的框图。存储器芯11包括存储器基元阵列单元21、行解码器22，以及列解码器23。存储器基元阵列单元21包括BK0到BKk的(k+1)个库，其中k是自然数。库BK0到BKk可独立于彼此被激活。例如，通过在读取/写入期间仅激活必要的库可减少功率消耗。行解码器22解码例如用于选择库BK0到BKk中的一个的库地址BA<x:0>，以及用于选择在经选择的库中的行的行地址AR<y:0>。列解码器23解码例如用于选择在存储器基元阵列单元21中的列的列地址AC<z:0>。外围电路12包括命令/地址锁存电路24、控制电路25、地址锁存电路26、数据锁存电路27，以及时钟发生器28。命令/地址锁存电路24经过命令/地址线CA<n:0>接收来自主机14的命令CMD和地址ADD，并且暂时将它们储存。命令CMD被供应到控制电路25。基于来自主机14的控制信号CNT和命令CMD，控制电路25控制半导体存储器装置10的内部操作。关于地址ADD，库地址BA<x:0>被供应到行解码器22，行地址AR<y:0>被供应到地址锁存电路26，以及列地址AC<z:0>被供应到列解码器23。如将在后面描述，在该实施例中，当输入活跃(active)命令时，地址锁存电路26锁存全行地址的部分，并且当输入在活跃命令之前被输入的预充电命令时，还预先锁存全行地址的另一部分。因此，在输入活跃命令之前输入行地址的部分。因此，即使当例如用于在存储器基元阵列单元21中选择字线(行)的行地址的位数增加，半导体存储器装置可被并入到系统中，而不增加接脚数以及减小操作速度，即不改变规范。应注意，预充电命令是用于将经选择的库设定在用于读取操作或写入操作的初始状态(预充电状态)中的命令。更具体地，所有字线、所有位线，以及所有源极线未被激活。活跃命令是通过激活在经选择的库中的多个字线中的一个来执行从存储器基元阵列读取数据的过程的命令。数据锁存电路27暂时储存经过数据线DQ<m:0>从主机14输入的输入数据，或者从经选择的库读取的输出数据。输入数据被写入到经选择的库。时钟发生器28基于来自主机14的时钟CK生成内部时钟CLK。内部时钟CLK被输入到命令/地址锁存电路24、控制电路25、地址锁存电路26，以及数据锁存电路27，并且被用于控制这些电路的操作时序。图3是被包括在一个库中的存储器基元阵列的电路图。该存储器基元阵列通过将多个存储器基元MC布置成矩阵而形成。存储器基元阵列包括多个字线WL0到WLi-1、多个位线BL0到BLj-1，以及多个源极线SL0到SLj-1。存储器基元阵列的一个行连接到一个字线WL，并且存储器基元阵列的一个列连接到一个位线BL与一个源极线SL的对。存储器基元MC包括磁阻元件(MTJ(磁性隧道结)元件)30和选择晶体管31。选择晶体管31是例如N沟道MOSFET。MTJ元件30具有连接到位线BL的一个端子，以及连接到选择晶体管31的漏极的其它端子。选择晶体管31的栅极连接到字线WL，并且其源极连接到源极线SL。<命令/地址分配>接着，将说明命令/地址分配。图4是图示关于预充电命令的命令/地址分配的视图。图5是图示关于活跃命令的命令/地址分配的视图。参照图本文档来自技高网...

【技术保护点】
一种半导体存储器装置，所述半导体存储器装置包括：库，其各包括存储器单元阵列；字线，其连接到所述库中的每个的行；地址锁存电路，其被配置为锁存用于指定所述字线中的一个的全地址，所述全地址包括第一地址和第二地址；以及控制电路，其被配置为忽略用于作为设定操作的目标的所述第一地址的重置操作，并且当接收用于为库指定重置操作以及为所述第一地址指定设定操作的第一命令时，依照所述设定操作重写所述第一地址。

【技术特征摘要】
【国外来华专利技术】2013.08.27 US 61/870,727;2014.03.07 US 14/201,6181.一种半导体存储器装置，所述半导体存储器装置包括：
库，其各包括存储器单元阵列；
字线，其连接到所述库中的每个的行；
地址锁存电路，其被配置为锁存用于指定所述字线中的一个的全地址，
所述全地址包括第一地址和第二地址；以及
控制电路，其被配置为忽略用于作为设定操作的目标的所述第一地址
的重置操作，并且当接收用于为库指定重置操作以及为所述第一地址指定
设定操作的第一命令时，依照所述设定操作重写所述第一地址。
2.根据权利要求1所述的装置，其中所述控制电路在当接收用于为所
述第二地址指定设定操作的第二命令时锁定所述第一地址。
3.根据权利要求2所述的装置，所述装置进一步包括：
第一锁存电路，其被配置为预锁存被重写的第一地址；以及
第二锁存电路，其被配置为在接收所述第二命令的时序处锁存来自所
述第一锁存电路的输出。
4.根据权利要求3所述的装置，所述装置进一步包括脉冲发生器，所
述脉冲发生器被配置为在当接收所述第二命令时生成一个脉冲，
其中所述第二锁存电路依照所述脉冲发生器的所述脉冲执行锁存...

【专利技术属性】
技术研发人员：清水直树，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP