一种半导体器件的制作方法技术

本申请提供了一种半导体器件的制作方法。该制作方法包括：步骤S1，在半导体衬底中设置浅沟槽隔离结构，利用浅沟槽隔离结构隔离出NMOS区和PMOS区；步骤S2，在NMOS区和PMOS区上形成栅极结构、位于栅极结构上的硬掩膜层、位于栅极结构侧壁上的偏移侧墙；步骤S3，在PMOS区欲形成源极区和漏极区的位置设置硅锗部；步骤S4，在偏移侧墙的裸露表面上设置主侧墙；步骤S5，设置PMOS区和NMOS区的源极区、漏极区、金属硅化物层；步骤S6，湿法刻蚀部分硬掩膜层和部分主侧墙；以及步骤S7，干法刻蚀剩余的硬掩膜层和主侧墙。该制作方法避免了对金属硅化物层和/或锗硅部的过分损伤；而且还能保证硬掩膜层的完全刻蚀。

【技术实现步骤摘要】

本申请涉及半导体制造
，具体而言，涉及。
技术介绍
随着半导体制造技术的飞速发展，半导体器件为了达到更高的运算速度、更大的数据存储量、以及更多的功能，半导体器件朝向更高的元件密度、更高的集成度方向发展。因此，互补金属氧化物半导体(Complementary Metal Oxide Semiconductor, CMOS)晶体管的栅极变得越来越细且长度变得比以往更短。然而，栅极的尺寸变化会影响半导体器件的电学性能，目前，主要通过控制载流子迁移率来提高半导体器件的电学性能。该技术的一个关键要素是控制晶体管沟道中的应力。比如适当控制应力，提高了载流子(η-沟道晶体管中的电子，Ρ-沟道晶体管中的空穴)迁移率，从而提高驱动电流。其中，在CMOS器件沟道方向(longitudinal)上，张应力对NM0S电子迁移率有益，而压应力对PM0S空穴迁移率有益；在沟道宽度方向(transverse)上的张应力对NM0S和PM0S器件的载流子迁移率均有益，而在垂直沟道平面方向(out-of-plane)的压应力对NM0S器件电子迁移率有益，张应力则对PM0S器件迁移率有益。目前，应用应力临近技术的CMOS器件的常规制作工艺包括:在半导体衬底上设置浅沟槽隔离(STI)结构，利用该浅沟槽隔离结构隔离出PM0S区和NM0S区，然后在PM0S区和NM0S区上设置伪多晶硅栅极、在伪多晶硅栅极的表面设置硬掩膜层；在伪多晶硅栅极的侧壁设置偏移侧墙；接着设置PM0S区的硅锗部；随后设置主侧墙；然后以主侧墙限定形成离子注入区，同时作为自对准金属硅化物阻挡层，在暴露出的源/漏区和栅极结构上形成金属硅化物层；形成金属硅化物层之后去除主侧墙，采用应力临近效应技术，使得CESL(通孔刻蚀停止层)应力层更加临近沟道，有利于提高器件的性能。在上述过程中，为了限定源漏区离子注入的区域和掺杂效果，并防止在伪多晶硅栅极的肩膀(shoulder)上形成金属硅化物，在形成金属硅化物的过程中需要设置主侧墙，而在形成层间介质层(ILD)之前，需要将主侧墙全部去除。上述所形成的硅锗部中，因为硅、锗具有相同的晶格结构，即“金刚石”结构，在室温下，锗的晶格常数大于硅的晶格常数，所以在PM0S晶体管的源、漏区形成硅锗(SiGe)，可以引入娃和错娃之间晶格失配形成的压应力，进一步提闻压应力，提闻PM0S晶体管的性能。相应地，在NM0S晶体管的源、漏区形成碳硅(SiC)，可以引入硅和碳硅之间晶格失配形成的拉应力，进一步提闻拉应力，提闻NM0S晶体管的性能。现有技术中，干法刻蚀和湿法刻蚀均可用于去除主侧墙和栅极结构的硬掩膜层。但是无论是干法刻蚀还是湿法刻蚀，如果刻蚀时间过短，硬掩膜层和主侧墙难以去除完全，尤其是NM0S区域的硬掩膜层，而残留的硬掩膜层和主侧墙将会影响后续层间介质层的沉积和CMP(化学机械抛光)，进而影响伪栅极去除和金属栅极的形成；如果刻蚀时间过长，将会损伤已经形成的金属硅化物、源漏区的锗硅，影响晶体管的良率。为了解决上述问题，目前一些改进的方法采用先进行干法刻蚀后进行湿法刻蚀的刻蚀方式去除上述硬掩膜层和主侧墙，但是，仍然难以避免对金属硅化物和/或锗硅的损伤，有时甚至会加重这种损伤。
技术实现思路
本申请旨在提供，以解决现有技术中在去除栅极结构上方的硬掩膜层和栅极结构两侧的主侧墙时对金属硅化物造成损伤的问题。为了实现上述目的，根据本申请的一个方面，提供了，该制作方法包括:步骤S1，在半导体衬底中设置浅沟槽隔离结构，利用浅沟槽隔离结构隔离出NM0S区和PM0S区；步骤S2，在NM0S区和PM0S区上形成栅极结构、位于栅极结构上的硬掩膜层、位于栅极结构侧壁上的偏移侧墙；步骤S3，在PM0S区欲形成源极区和漏极区的位置设置硅锗部；步骤S4，在偏移侧墙的裸露表面上设置主侧墙；步骤S5，设置PM0S区和NM0S区的源极区、漏极区、金属硅化物层；步骤S6，湿法刻蚀部分硬掩膜层和部分主侧墙；以及步骤S7，干法刻蚀剩余的硬掩膜层和主侧墙。进一步地，上述步骤S6的湿法刻蚀至硬掩膜层的厚度为刻蚀之前厚度的30?70%，优选 45 ?60%。进一步地，上述硬掩膜层为氮化娃层，氮化娃层的厚度为10?80nm。进一步地，上述湿法刻蚀的刻蚀液包括η3Ρ04水溶液。进一步地，上述主侧墙包括依次远离栅极结构的氧化硅层和氮化硅层，氮化硅层的厚度为3?50nm,氧化娃层的厚度为0?10nm。进一步地，上述干法刻蚀的刻蚀气体选自CF4、CHF3、CH2F2、CH3F、02、HC1、HBr、S02、He、H2和CH4中的一种或多种。进一步地，上述步骤S4包括:在半导体衬底的裸露表面上、栅极结构的裸露表面上以及硬掩膜层的裸露表面上依次设置氧化硅和氮化硅；对氧化硅和氮化硅进行刻蚀形成主侧墙，主侧墙的顶面与半导体衬底表面的距离小于偏移侧墙与半导体衬底表面的距离。进一步地，上述步骤S5包括:对半导体衬底进行源漏离子注入，形成源极区和漏极区；在半导体衬底的裸露表面上和硬掩膜层的裸露表面上沉积金属；对金属进行高温退火，在源极区和漏极区的表面形成金属硅化物层。进一步地，上述金属硅化物为镍硅化物、钴硅化物、钨硅化物、钛硅化物和钽硅化物中的一种或多种的组合。进一步地，上述栅极结构包括依次远离半导体衬底的绝缘层和伪多晶硅。进一步地，上述制作方法在步骤S7之后还包括:在半导体衬底的裸露表面上、偏移侧墙的裸露表面上以及栅极结构的裸露表面上设置接触刻蚀停止层；在接触刻蚀停止层上设置介电材料；对介电材料进行化学机械抛光，得到层间介质层；去除伪多晶硅，并在伪多晶硅所在位置设置金属，形成金属栅极。应用本申请的技术方案，首先采用湿法刻蚀硬掩膜层和主侧墙，避免了先进行干法刻蚀对硅锗部和金属硅化物层造成的等离子体损伤，进而避免了现有技术先干法后湿法的刻蚀过程中由于干法刻蚀造成的等离子损伤加快后续湿法刻蚀的速度，导致对金属硅化物层和/或锗硅部的过分损伤；而且还能保证硬掩膜层的完全刻蚀，进一步避免了由于硬掩膜层的残留造成的层间介质层的高度增加。【附图说明】构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中:图1示出了本申请提供的半导体器件的制作方法的流程示意图；图2至图13示出了执行图1所示各步骤后得到的晶片的剖面结构示意图；其中，图2示出了在半导体衬底中设置浅沟槽隔离结构后的剖面结构示意图；图3示出了在图2所示的半导体衬底上形成栅极结构和硬掩膜层后的剖面结构示意图；图4示出了在图3所示的栅极结构侧壁上形成偏移侧墙后的剖面结构示意图；图5示出了在图4所示结构的表面上生长锗硅保护层，然后设置光刻胶层并去除PM0S区的光刻胶层后的剖面结构示意图；图6示出了以图5所示的光刻胶层和PM0S区的栅极结构和偏移侧墙为掩膜，对PM0S区的锗硅保护层和衬底进行刻蚀，形成锗硅保护侧墙和sigma型凹陷后的剖面结构示意图；图7示出了在图6所示的sigma型凹陷中进行硅锗材料的外延生长形成硅锗部后的剖面结构示意图；图8示出了在图7所示的半导体衬底的裸露表面上、栅极结构的裸露表面上以及硬掩膜层的裸露表面上依次设置氮化硅和氧化硅后的剖面结构示意图；图9示本文档来自技高网...

【技术保护点】
一种半导体器件的制作方法，其特征在于，所述制作方法包括：步骤S1，在半导体衬底中设置浅沟槽隔离结构，利用所述浅沟槽隔离结构隔离出NMOS区和PMOS区；步骤S2，在所述NMOS区和所述PMOS区上形成栅极结构、位于所述栅极结构上的硬掩膜层、位于所述栅极结构侧壁上的偏移侧墙；步骤S3，在所述PMOS区欲形成源极区和漏极区的位置设置硅锗部；步骤S4，在所述偏移侧墙的裸露表面上设置主侧墙；步骤S5，设置所述PMOS区和所述NMOS区的源极区、漏极区、金属硅化物层；步骤S6，湿法刻蚀部分所述硬掩膜层和部分所述主侧墙；以及步骤S7，干法刻蚀剩余的所述硬掩膜层和所述主侧墙。

【技术特征摘要】

【专利技术属性】
技术研发人员：于书坤，韦庆松，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31