晶体管通道应变状态不同的半导体结构体及其制造方法技术

本发明专利技术涉及包含应变状态不同的晶体管通道的半导体结构体的制造方法及相关的半导体结构体，该制造方法包括在多层基片上的应变半导体层的第二区域中注入离子，以使该应变半导体的第二区域的一部分结晶态半导体材料非晶化，而不使该应变半导体的第一区域非晶化。使该非晶态区域再结晶，并使元素在半导体层中扩散，以使扩散元素的浓度在该应变半导体层的第二区域的一部分中增大，并使其中的应变状态相对于该应变半导体层的第一区域的应变状态改变。形成各自包含半导体层的第一区域的一部分的第一多个晶体管通道结构体，并形成各自包含半导体层的第二区域的一部分的第二多个晶体管通道结构体。

【技术实现步骤摘要】

本公开的实施方式涉及用于在半导体基片的同一层中具有不同应力状态的η型 金属氧化物半导体（NM0S)场效应晶体管和ρ型金属氧化物半导体（PM0S)场效应晶体管的 制造方法，以及使用该方法制造的半导体结构体和器件。
技术介绍
如微处理器和存储器器件等半导体器件采用固态晶体管作为其集成电路的基础 主体运行结构。半导体结构体和器件中常用的一种晶体管是场效应晶体管（FET)，通常包括 源极触点、漏极触点和一个或多个栅极触点。源极触点和漏极触点之间延伸有半导体通道 区。源极触点和栅极触点之间限定了一个或多个ρη结。栅极触点设置为邻近通道区的至 少一部分，并且通道区的导电率因电场的存在而改变。因此，通过对栅极触点施加电压而在 通道区内提供电场。因此，例如，在对栅极触点施加电压时，电流可以流过晶体管，从源极触 点经通道区流至漏极触点，而在不对栅极触点施加电压时，电流可以不从源极触点通过晶 体管流至漏极触点。 最近，已经开发出采用非连续的细长通道结构（被称为"鳍"）的场效应晶体 管（FET)。此种晶体管通常在本领域中被称为"finFET"。本领域已经提出了多种不同的 finFET构造。 finFET的细长通道结构或鳍包含可经η型或ρ型掺杂的半导体材料。还已证实， 在η型半导体材料处于拉伸应力状态时可以改善η型掺杂半导体材料的导电性，而在ρ型 半导体材料处于压缩应力状态时可以改善Ρ型半导体材料的导电性。
技术实现思路
提供本部分内容来引出简化形式的概念的选择。这些概念在本公开下文的示例性 实施方式的具体描述中更详细地进行描述。本部分内容并不旨在确定请求保护的主题的关 键特征或必要特征，也不旨在用来限制请求保护的主题的范围。 在一些实施方式中，本公开包括一种半导体结构体的制造方法。提供多层基片，其 包含基础基片、位于基础基片表面上的隐埋氧化物层和位于隐埋氧化物层上与基础基片相 对的一侧的应变半导体层。应变半导体层包含结晶态半导体材料。该方法还包括在应变半 导体层的第二区域中注入离子，而不在应变半导体层的第一区域中注入离子，并且将应变 半导体层的第二区域中的一部分结晶态半导体材料转化为非晶态材料，从而使应变半导体 层的第二区域具有非晶态区域和下层结晶态区域。使非晶态区域再结晶，并且使元素从应 变半导体层的第二区域的一部分扩散到应变半导体层的另一部分中，以使所扩散的元素的 浓度在应变半导体层的第二区域的另一部分中增大，并改变应变半导体层的第二区域的应 变状态，从而使应变半导体层的第二区域的应变状态与应变半导体层的第一区域的应变状 态不同。形成第一多个晶体管通道结构体，其各自包含半导体层的第一区域的一部分，并形 成第二多个晶体管通道结构体，其各自包含半导体层的第二区域的一部分。 在另一实施方式中，本公开包括可以通过本文公开的方法制得的半导体结构体。 例如，在一些实施方式中，本公开包括一种半导体结构体，其包含：基础基片、位于基础基片 表面上的隐埋氧化物层，和设置于隐埋氧化物层上与基础基片相对的一侧且在同一平面内 的第一多个晶体管通道结构体和第二多个晶体管通道结构体。第二多个晶体管通道结构体 中的每个晶体管通道结构体包含凝聚的应变半导体层，所述凝聚的应变半导体层含有两种 以上元素。第一多个晶体管通道结构体中的每个晶体管通道结构体包含非凝聚的应变半导 体层。第二多个晶体管通道结构体的所述晶体管通道结构体的结晶性应变不同于第一多个 晶体管通道结构体的所述晶体管通道结构体的结晶性应变。【附图说明】 尽管本说明书概况出权利要求，以特别指出并明确要求保护被视为本专利技术实施方 式的范围，但是根据结合附图描述的本公开实施方式的特定实例可更容易地确定本公开的 实施方式的优点，附图中： 图1是示出了包含根据本公开的实施方式可采用的应变半导体层的多层基片的 简化示意性截面图； 图2示出了在多层基片的一部分上施加掩模层（masklayer)后的图1的基片，并 示出了多层基片的非掩膜部分中的应变半导体层中的离子注入； 图3是图1和2的基片的一部分的放大图，其示出了半导体层在其中注入离子后 的一部分，由此在半导体层中形成非晶态区域； 图4与图3相似，并示出了半导体层在其中的非晶态区域再结晶后的部分； 图5与图3和4相似，并示出了在从半导体层的表面上除去氧化物层后半导体层 的部分； 图6与图3~5相似，并示出了在于半导体层上外延沉积另外的半导体材料以使 该半导体层增厚后的半导体层部分； 图7与图3~6相似，并示出了在使元素从一个区域扩散至另一区域以使该半 导体层的区域富集有一种或多种元素并改变该半导体层区域的应变状态后的半导体层部 分； 图8是示出了使用参照图1~7描述的方法制得的半导体结构体的简化示意性截 面图，该半导体结构体包含绝缘体上半导体（SeOI)基片，该基片包含位于基础基片上的隐 埋氧化物层上具有不同应变状态区域的半导体层； 图9是示出了可由图8的SeOI基片制得的半导体结构体的简化示意性截面图，并 且该半导体结构体包含在具有第一应变状态的半导体层区域中形成的第一多个鳍结构体， 和在具有不同的第二应变状态的半导体层区域中形成的第二多个鳍结构体； 图10是示出了可由图8的SeOI基片制得的另一半导体结构体的简化示意性截面 图，并且该半导体结构体包含在不同应变状态的区域之间形成的浅槽隔离结构体； 图11是示出了与图1相似的另一多层基片的简化示意性截面图，该基片包含根据 本公开的实施方式可采用的应变半导体层； 图12示出了由图11的基片的应变半导体层形成的多个鳍结构体； 图13示出了部分（非全部）鳍结构体中的离子注入； 图14是图13的基片的一部分的放大图，其示出了在向鳍结构体注入离子并在该 鳍结构体中形成非晶态区域后的鳍结构体部分； 图15与图14相似，并示出了在使鳍结构体中的非晶态区域再结晶后的鳍结构 体； 图16与图14和15相似，并示出了在使元素从鳍结构体的一个区域扩散至其另一 区域以使鳍结构体的区域富集有一种或多种元素并改变该鳍结构体的应变状态后的鳍结 构体； 图17示出了finFET晶体管的示例性结构。【具体实施方式】 本文呈现的示例性描述并不是任何特定半导体结构体、器件、系统或方法的真实 视图，而仅仅是用于描述本专利技术的实施方式的理想化表示。 本文所用的任何标题应不认为限制本专利技术的实施方式范围，其范围如所附权利要 求及其法律等价物限定。任何具体标题下描述的概念一般可适用于整个说明书的其他部分 中。 本说明书和权利要求中的术语"第一"和"第二"用于区分相似的要素。 如本文所用，术语"鳍"和"鳍结构体"是指具有长度、宽度和高度的细长、三维有 限且有界限体积的半导体材料体，其中，长度大于宽度。在一些实施方式中，鳍的宽度和高 度可以沿鳍的长度改变。 下文参照附图描述的是可用于制造半导体结构体的方法，以及使用该方法可以制 得的半导体结构体。 参见图1，可以提供多层基片100,其包含基础基片102、位于基础基片102的表面 上的隐埋氧化物（BOX)层104、和位于BOX层104上与基础基片102相对一侧的应变半导体 层106。应变半导体层106可以包含应变硅层，且多层基片100可以包含应变绝缘体上硅 (SS0I)基片。 基础基本文档来自技高网...

【技术保护点】
一种半导体结构体的制造方法，所述方法包括：提供多层基片，所述多层基片包含：基础基片，位于所述基础基片的表面上的隐埋氧化物层，和位于所述隐埋氧化物层上与所述基础基片相对的一侧的应变半导体层，所述应变半导体层包含结晶态半导体材料；在所述应变半导体层的第二区域中注入离子，而不在所述应变半导体层的第一区域中注入离子，并且将所述应变半导体层的第二区域中的一部分所述结晶态半导体材料转化为非晶态材料，从而使所述应变半导体层的第二区域具有非晶态区域和下层结晶态区域；使所述非晶态区域再结晶；使元素从所述应变半导体层的第二区域的一部分扩散到所述应变半导体层的另一部分中，以使所扩散的元素的浓度在所述应变半导体层的第二区域的所述另一部分中增大，并改变所述应变半导体层的第二区域的应变状态，从而使所述应变半导体层的第二区域的应变状态与所述应变半导体层的第一区域的应变状态不同；和形成第一多个晶体管通道结构体和第二多个晶体管通道结构体，在第一多个晶体管通道结构体中，每个晶体管通道结构体各自包含所述半导体层的第一区域的一部分；在第二多个晶体管通道结构体中，每个晶体管通道结构体各自包含所述半导体层的第二区域的一部分。

【技术特征摘要】
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【专利技术属性】
技术研发人员：玛丽亚姆·萨达卡，比什因·阮，约努茨·拉杜，
申请(专利权)人：索泰克公司，
类型：发明
国别省市：法国;FR