半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件，包括：衬底上沿第一方向延伸的多个鳍片，沿第二方向延伸并且跨越了每个鳍片的栅极，位于栅极两侧的鳍片上的源漏区以及栅极侧墙，其中，鳍片由缓冲层以及高迁移率材料构成的沟道层构成，缓冲层包围了沟道层的侧面和底面。依照本发明专利技术的半导体器件及其制造方法，通过移除假栅极堆叠同时增加刻蚀深度和横向宽度，能在所需的鳍片结构上自对准的局域地形成高载流子迁移率的沟道，从而有效提高鳍片沟道区的载流子迁移率，进而有效提高器件性能和可靠性。

【技术实现步骤摘要】

本专利技术涉及一种，特别是涉及一种高载流子迁移率的H 维多栅FinFET及其制造方法。
技术介绍
在当前的亚20皿技术中，H维多栅器件（Fin阳T或Tri-gate)是主要的器件结 构，送种结构增强了栅极控制能力、抑制了漏电与短沟道效应。 例如，双栅SOI结构的MOS阳T与传统的单栅体Si或者SOI MOS阳T相比，能够抑 制短沟道效应（SCE) W及漏致感应势垒降低值IBL)效应，具有更低的结电容，能够实现沟 道轻渗杂，可W通过设置金属栅极的功函数来调节阔值电压，能够得到约2倍的驱动电流， 降低了对于有效栅氧厚度巧OT)的要求。而H栅器件与双栅器件相比，栅极包围了沟道区 顶面W及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。目 前业界多关注于Fin阳T器件。 此外，如下表1所示，不同的材料对于不同载流子的迁移率均不同，送使得出于提 高器件驱动能力的目的而针对不同类型M0SFET、FinFET选用不同的沟道区材料。 表 1 如表1所示，Ge材料对于电子、孔穴的迁移率均显著大于Si材料，因此对于改进 nFin阳T、pFin阳T载流子迁移率和驱动能力均具有显著效果。 现有技术中，一种Ge沟道Fin阳T结构W及制造方法通常包括：在体Si或者SOI衬 底中上依次外延生长SiGe缓冲层和Ge层，刻蚀形成多个平行的沿第一方向延伸的鶴片和 沟槽；在沟槽中填充绝缘材料形成浅沟槽隔离（STI);在鶴片顶部W及侧壁沉积通常为氧 化娃的较薄（例如仅1~5nm)假栅极绝缘层，在假栅极绝缘层上沉积通常为多晶娃、非晶 娃的假栅极层；刻蚀假栅极层和假栅极绝缘层，形成沿第二方向延伸的假栅极堆叠，其中第 二方向优选地垂直于第一方向；在假栅极堆叠的沿第一方向的两侧沉积并刻蚀形成栅极侧 墙；刻蚀栅极侧墙的沿第一方向的两侧的鶴片形成源漏沟槽，并在源漏沟槽中外延形成源 漏区；在晶片上沉积层间介质层（ILD);刻蚀去除假栅极堆叠，直至暴露Ge层，在ILD中留 下栅极沟槽；在栅极沟槽中沉积高k材料的栅极绝缘层W及金属/金属合金/金属氮化物 的栅极导电层。由于SiGe缓冲层存在可W调整衬底Si与Ge沟道之间的晶格匹配，Ge沟道 层薄膜生长质量较好。但是，送种工艺需要在整个Si衬底上均生长Ge层，无法应用于其他 仅需要Si沟道的器件区域，也即无法与CMOS工艺兼容。此外，对于SiGe/Ge层刻蚀形成鶴 片结构期间，在鶴片与STI界面附近存在大量由刻蚀工艺诱导的缺陷，例如污染颗粒沉积、 刻蚀损伤、裂缝等等，送不利于稳定地提高器件性能。 有鉴于此，业界提出了另一种Ge沟道Fin阳T制造方法，通常包括；在体Si或者 SOI衬底中刻蚀形成多个平行的沿第一方向延伸的鶴片和沟槽；在沟槽中填充绝缘材料形 成浅沟槽隔离（STI);随后，采用选择性外延工艺，在鶴片结构露出STI的顶部上，依次外延 生长SiGe缓冲层和Ge层，此时，由于STI材质为氧化娃，SiGe、Ge材料不会在STI层上外延 生长而仅位于鶴片结构顶部；此后，与前述方法相同，沉积假栅极堆叠并完成其余的后栅工 艺。此种方法与前述方法相比，虽然一定程度上减少了 SiGe、Ge材料在整个晶片上分布也 即部分局域空间生长，但是只要是露出STI顶部的鶴片结构上均会生长Ge外延层，对于晶 片上其他需要进一步提高电子迁移率的器件区域而言，难W采用CMOS兼容工艺一步制造， 也即往往需要额外的掩模光刻/刻蚀工艺，增加了器件的复杂度，容易造成器件线条失真， 乃至器件失效。此外，由于外延生长时鶴片结构底部为单晶娃（体Si或SOI顶层单晶娃）， 而外延层两侧的STI均为非晶态的氧化物，因此外延工艺过程中容易产生局域晶格缺陷。
技术实现思路
由上所述，本专利技术的目的在于克服上述技术困难，提出一种新的FinFET结构及其 制造方法，能在所需的鶴片结构上局域地形成例如Ge的高迁移率沟道，从而有效地稳定地 提高鶴片沟道区的载流子迁移率，进而有效提高器件性能和可靠性。 为此，本专利技术提供了一种半导体器件制造方法，包括：刻蚀衬底，在衬底上形成沿 第一方向延伸的多个鶴片；在多个鶴片之间填充绝缘材料形成浅沟槽隔离；在鶴片上形成 沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙和 源漏区；去除假栅极堆叠结构，形成栅极沟槽；通过栅极沟槽，进一步刻蚀鶴片，在鶴片和/ 或衬底中形成沟道区沟槽，其中沟道区沟槽沿第一方向的宽度大于等于栅极侧墙的间距； 在沟道区沟槽中依次外延生长形成缓冲层和沟道层，直至与栅极沟槽底部齐平；在栅极沟 槽中形成栅极堆叠结构。[001引 其中，沟道层和/或缓冲层的材料选择Ge、GaAs、InP、GaSK InAs、InSK SiGe、 Si : C、SiGe: C、应变娃（Strained-Si)、GeSn、GeSiSn 的任意一种及其组合。 其中，形成栅极侧墙和源漏区的步骤进一步包括；W栅极侧墙为掩模，刻蚀鶴片， 形成源漏沟槽；在源漏沟槽中外延生长形成抬升源漏区。 其中，形成沟道区沟槽的步骤进一步包括：刻蚀鶴片，直至低于浅沟槽隔离的顶 部；或者，刻蚀鶴片，直至深入衬底中，在衬底中形成凹陷。 其中，刻蚀形成沟道区沟槽时，增大侧向刻蚀速率，至少部分地去除了栅极侧墙下 方的鶴片结构。 其中，进一步刻蚀鶴片和衬底，在沟道区沟槽底部形成凹陷。 本专利技术还提供了一种半导体器件，包括；衬底上沿第一方向延伸的多个鶴片，沿第 二方向延伸并且跨越了每个鶴片的栅极，位于栅极两侧的鶴片上的源漏区W及栅极侧墙， 其中，鶴片由缓冲层W及高迁移率材料构成的沟道层构成，缓冲层包围了沟道层的侧面和 底面。[001引 其中，沟道层和/或缓冲层的材料选自Ge、GaAs、InP、GaSKInAs、InSKSiGe、 Si:C、SiGe:C、应变娃（Strained-Si)、GeSruGeSiSn的任意一种及其组合。 其中，缓冲层的底部深入衬底中。 其中，缓冲层接触并且完全覆盖源漏区的沿第一方向的侧面。 依照本专利技术的，通过移除假栅极堆叠同时增加刻蚀深度 和横向宽度，能在所需的鶴片结构上自对准的局域地形成高载流子迁移率的沟道，从而有 效提高鶴片沟道区的载流子迁移率，进而有效提高器件性能和可靠性。【附图说明】 W下参照附图来详细说明本专利技术的技术方案，其中： 图1至图7为依照本专利技术的Fin阳T制造方法各步骤的剖面示意图。【具体实施方式】 W下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技 术效果，公开了有效提高了沟道区载流子迁移率、提高了器件的性能和可靠性的H维多栅 FinFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术 语"第一"、"第二"、"上"、"下"等等可用于修饰各种器件结构或制造工序。送些修饰除非特 别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。值得注意的是，W下某图A是沿垂直于沟道方向（沿第二方向）的剖视图，某图B 是沿平行于沟道方向（沿第一方向）的剖视图。此外，需当前第1页1 2 3 本文档来自技高网...

【技术保护点】
一种半导体器件制造方法，包括：刻蚀衬底，在衬底上形成沿第一方向延伸的多个鳍片；在多个鳍片之间填充绝缘材料形成浅沟槽隔离；在鳍片上形成沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙和源漏区；去除假栅极堆叠结构，形成栅极沟槽；通过栅极沟槽，进一步刻蚀鳍片，在鳍片和/或衬底中形成沟道区沟槽，其中沟道区沟槽沿第一方向的宽度大于等于栅极侧墙的间距；在沟道区沟槽中依次外延生长形成缓冲层和沟道层，直至与栅极沟槽底部齐平；在栅极沟槽中形成栅极堆叠结构。

【技术特征摘要】

【专利技术属性】
技术研发人员：殷华湘，秦长亮，王桂磊，朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11