半导体器件及其制造方法技术

一种半导体器件可以包括：层间绝缘层，沿着第一方向层叠且彼此分隔开；字线，形成在所述层间绝缘层之间；牺牲绝缘层，形成在所述层间绝缘层之间使得所述牺牲绝缘层布置在形成有字线的层。所述半导体器件还可以包括单元接触插塞，所述单元接触插塞中的每个包括沿着所述第一方向穿通所述层间绝缘层和所述牺牲绝缘层中的至少一个的第一柱部，和从所述第一柱部的侧壁突出且接触所述字线中的一个的侧壁的第一突出部，其中，所述单元接触插塞具有不同深度。

【技术实现步骤摘要】
【专利说明】相关申请的交叉引用本申请要求2014年6月3日提交的申请号为10-2014-0067598的韩国专利申请的优先权，其全部内容通过引用合并于此。
各种实施例通常涉及，并且更具体地涉及包括接触插塞的。
技术介绍
存在涉及在衬底之上层叠存储单元以便在半导体器件内增加集成度的技术建议。层叠在衬底之上的存储单元可以与导电图案耦接。导电图案可以以不同高度布置在衬底之上。为了将电信号独立施加至以不同高度布置的导电图案，接触插塞可以与导电图案耦接。可以使导电图案图案化以形成台阶式结构，从而打开导电图案的接触区域，并且接触插塞可以与导电图案的通过台阶式结构打开的接触区域耦接。然而，当使导电图案图案化成台阶式结构时，可能出现错误。例如，接触插塞和导电图案之间可能由于这些错误而出现不对准。
技术实现思路
根据一个实施例的半导体器件可以包括沿着第一方向层叠且彼此分隔开的层间绝缘层、形成在层间绝缘层之间的字线和牺牲绝缘层，所述牺牲绝缘层形成在层间绝缘层之间使得牺牲绝缘层布置在形成字线的层。该半导体器件还可以包括单元接触插塞，所述单元接触插塞中的每个包括沿着第一方向穿通层间绝缘层和牺牲绝缘层中的至少一个的第一柱部和从第一柱部的侧壁突出且接触字线之一的侧壁的第一突出部，其中单元接触插塞具有不同深度。根据一个实施例的半导体器件可以包括沿着第一方向层叠且彼此分隔开的层间绝缘层，形成在层间绝缘层之间的导电区域以及牺牲绝缘层，所述牺牲绝缘层形成在层间绝缘层之间使得牺牲绝缘层布置在形成导电区域的层。该半导体器件还可以包括单元接触插塞，单元接触插塞中的每个包括沿着第一方向穿通层间绝缘层和牺牲绝缘层中的至少一个的第一柱部，和从第一柱部的侧壁突出且接触导电区域之一的第一突出部，其中至少两个接触插塞具有不同深度。根据一个实施例的制造半导体器件的方法可以包括在衬底之上形成层叠体，其中层叠体可以包括层间绝缘层，布置在彼此相邻的层间绝缘层之间的导电图案，以及在布置导电图案的层在彼此相邻的层间绝缘层之间布置的牺牲绝缘层。制造半导体器件的方法还可以包括在层叠体之上形成第一接触掩模图案，其中第一接触掩模图案可以包括以具有m行和η列的矩阵格式布置的第一开孔，其中m和η是大于或等于2的自然数。制造半导体器件的方法还可以包括通过将第一接触掩模图案用作刻蚀阻挡部刻蚀层叠体来形成第一接触孔组以打开牺牲绝缘层之中的目标牺牲绝缘层的顶表面。制造半导体器件的方法还可以包括:沿着第一开孔的行方向和列方向通过重复将第一接触掩模图案用作刻蚀阻挡部的刻蚀工艺来形成具有不同深度的接触孔以打开布置在目标牺牲绝缘层之下的牺牲绝缘层的顶表面；通过刻蚀通过接触孔打开的牺牲绝缘层直到导电图案的侧壁暴露为止来形成凹槽；以及形成填充接触孔和凹槽且耦接至导电图案的接触插塞。【附图说明】图1A和图1B是图7K表7K根据一个实施例的半导体器件的布局的平面图；图2A和图2B是图示表示根据一个实施例的半导体器件的接触区域的截面图；图3是图示表示根据一个实施例的半导体器件的外围区域的截面图；图4A至图17C是图示表示根据一个实施例的制造半导体器件的方法的视图；图18A和图18B是图示表示根据一个实施例的半导体器件的接触区域的平面图和截面图；图19和图20是图示表示根据实施例的半导体器件的单元结构的立体图；图21是图示表示根据一个实施例的存储系统的配置的视图；图22是图示表示根据一个实施例的计算系统的配置的视图。【具体实施方式】在下文中将参照附图详细描述各种实施例，提供了附图以使得本领域普通技术人员理解实施例的范围。然而，本实施例可以用不同的方式体现，而不应解释为局限于本文所阐述的实施例。确切地说，提供了这些实施例使得本公开将透彻且完整。另外，提供了实施例以向本领域技术人员充分传达本描述的范围。各种实施例通常可以涉及接触插塞的对准得以改善的。图1A和图1B是图示表示根据一个实施例的半导体器件的布局的平面图。特别地，图1A和图1B是图示表示半导体器件的接触区域的平面图。更具体地，图1A是图示在其上形成选择线的层的平面图，以及图1B是图示在其中形成字线的层的平面图。参照图1A和图1B,根据一个实施例的半导体器件可以包括层叠在衬底(未不出)之上的水平层。水平层中的每个可以包括导电区域和牺牲区域。水平层中的每个可以布置在图2A和图2B中图示的层间绝缘层111之间。包括选择线SL、虚设图案DP和字线WL的导电图案可以形成在导电区域中。牺牲绝缘层113(见图2A)可以形成在牺牲区域中。可以通过第一掩埋绝缘层141来以存储块为单位分隔水平层。第一掩埋绝缘层141可以包括具有第一深度的第一部。第一掩埋绝缘层141可以包括具有低于第一深度的第二深度的第二部。第一掩埋绝缘层141的第一部可以形成在第一狭缝135A和第二狭缝135B中。第一狭缝135A可以以存储块为单位分隔水平层。第二狭缝135B可以穿通单个存储块内的水平层。第一掩埋绝缘层141的第一部可以支撑水平层。第一狭缝135A和第二狭缝135B可以同时或基本同时形成。第一掩埋绝缘层141的第二部可以形成为以防止选择线SL和虚设图案DP之间的电连接，选择线SL和虚设图案DP形成在相同水平层中。第一掩埋绝缘层141的第二部可以形成在从水平层之中的最上水平层延伸至目标水平层的底表面的沟槽127A中。目标水平层可以是在其上布置选择线SL和虚设图案DP的水平层。沟槽127A的深度可以控制成使得沟槽127A可以不穿通字线WL。选择线SL和字线WL可以从单元区域(未示出)延伸至接触区域。选择线SL和虚设图案DP可以布置在字线WL之上。选择线SL和虚设图案DP可以形成在水平层的两个或更多个中的每个上。布置在相同水平层上的虚设图案DP和选择线SL可以用插设在它们之间的牺牲绝缘层113和第一掩埋绝缘层141彼此分隔开。虚设图案DP可以具有沿一个方向延伸的线性形状或基本线性形状。可以沿着与延伸方向交叉的方向把虚设图案DP分隔成两个或更多个图案。牺牲绝缘层113可以布置在两个或更多个虚设图案DP之间。字线WL可以包括第一部P1和第二部P2。第一部P1可以与选择线SL平行或基本平行。第二部P2可以与虚设图案DP平行或基本平行。字线WL的第二部P2可以延伸且耦接至第一部P1。字线WL的第二部P2可以具有沿着一个方向延伸的线性形状或基本线性形状。字线WL的第二部P2中的两个或更多个可以沿着与延伸方向交叉的方向布置。牺牲绝缘层113可以布置在两个或更多个第二部P2之间。字线WL可以布置在两个或更多个水平层中的每个上。选择线SL、虚设图案DP和字线WL可以接触穿通水平层且延伸至侧面部分的第二掩埋绝缘层151的侧壁。选择线SL、虚设图案DP和字线WL可以与接触插塞CT至CT和CTsg中的一个稱接，其中m和η是大于或等于2的自然数。接触插塞CT至CT和CTsg可以包括稱接至字线WL的单元接触插塞CT至CT、稱接至选择线SL的选择接触插塞CTsg以及稱接至虚设图案DP的虚设接触插塞CT。选择接触插塞CTsg可以穿通布置在虚设图案DP和选择线SL之间的牺牲绝缘层113 (见图2A)。选择接触插塞CTsg可以通过第一掩埋绝缘层141与虚设接触插塞CT绝缘。接触插塞CT 至CT和CTsg中的本文档来自技高网...

【技术保护点】
一种半导体器件，包括：层间绝缘层，其沿着第一方向层叠且彼此分隔开；字线，其形成在所述层间绝缘层之间；牺牲绝缘层，其形成在所述层间绝缘层之间使得所述牺牲绝缘层布置在形成有所述字线的层；以及单元接触插塞，所述单元接触插塞中的每个包括沿着所述第一方向穿通所述层间绝缘层和所述牺牲绝缘层中的至少一个的第一柱部，和从所述第一柱部的侧壁突出且接触所述字线中的一个的侧壁的第一突出部，其中，所述单元接触插塞具有不同深度。

【技术特征摘要】
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【专利技术属性】
技术研发人员：李南宰，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR