本发明专利技术提出一种负基准电压产生电路及负基准电压产生系统。该负基准电压产生电路，包括：箝位型基准电压电路及差动放大器。箝位型基准电压电路连接于比接地电压或该接地电压更低的第一负电压的节点与比该第一负电压更低的预定的第二负电压的节点之间。箝位型基准电压电路是由第一电路与第二电路并联而成。差动放大器，将第一电路内的一节点电压与第二电路内的一节点电压之间的电压差放大，输出负基准电压。
【技术实现步骤摘要】
[OOOU 本专利技术有关于例如使用于NOR型快闪存储器并产生负基准电压的负基准电压产 生电路，及使用该电路的负基准电压产生系统。
技术介绍
阳00引图6A及图她分别是实施例1的NOR型快闪存储器的纵剖图，图6A及图她分别 是W最大电压18V或者是10V进行利用傅勒-诺德翰穿隧的编程/擦除操作时所必须的电 压关系图。图6A及图6B中，100是半导体基板，101是控制栅极，102是源极，103是漏极， 104是浮动栅极。 例如，NOR型快闪存储器需要在随机存取上有高速的表现，如图6A及图她所示， 编程/擦除操作需要使用10V等的正中间电压及-8V等的负中间电压来代替正高电压。藉 由使用运些正中间电压及负中间电压，周边电路的M0S晶体管会显示出比高电压晶体管更 高的表现。运是因为能够使用薄的栅极氧化膜及短的栅极长度。 为了产生正的电压，一般常使用能带隙基准电压产生电路，例如使用于NAND型快 闪存储器的周边电路中。 阳(K)日]现有技术文献 专利文献 1 :US 2012/0218032 专利文献 2 :JP 2009-016929 专利文献 3 :JP 2009-074973 专利文献 4 :US 2008/0018318 专利文献 5 :JPH10-239357 专利文献 6 :JP 2000-339047 专利文献 7 :JP 2002-367374 专利文献 8 :US 2012/155168 专利文献 9 :W0 2006/025099 专利文献 10:JP2004-350290 非专利文献 1:ComelStanescuet日1，. "Hi曲PSRRCMOSVoltage ReferenceforNegativeIDOS",Proceedingsof2004InternationalSemiconductor Conference(CAS2004), 27thEdition,October4-6, 2004,inSinaia,Romania. 非专利文献 2 :0gu巧etal. ,"MOSVoltageReferenceBasedon化lysilicon GateWorkFunctionDifference"，IEEEJournalofSolid-StateCircuits,Vol. SC-15,No. 3,June1980.然而，为了产生负电压，一般不使用上述的产生负电压的能带隙基准电压产生电 路，而是如图7及图8所示，使用正电压的能带隙基准电压产生电路来产生负基准电压。 图7是显示专利文献1中所掲示的实施例2的负电压产生器2的构造的电路图。 图7中，负电压产生器2包含阻抗R21、R22、差动放大器20、充电累21。在此，Vdd是正电源 电压，Vss是接地电压，施加于阻抗R1的正电源电压化P会依据正基准电压P化ef来调节。 由图7的负电压产生器2产生的负电压化egW下式表示。 化eg=-R22/R21X化p+(l+R22/R21)XP化ef (1) 图8是显示专利文献2及3中所掲示的实施例3的负电压产生电路的构造的电路 图。图8中，负电压产生电路包含差动放大器31、32、P沟道M0S晶体管（W下称为PM0S晶 体管）P3UP32、阻抗R3UR32、充电累33。在此，Vdd是正电源电压，Vss是接地电压。PM0S 晶体管P31、P32构成电流镜电路，对于阻抗R31、R32流过同一基准电流Iref，由图8的负 电压产生电路产生的负电压化egW下式表示。 化eg= -IrefXR32+P化ef(2) 阳0巧]Iref = P化ef/R31 (3) 然而，如果能使用负基准电压NVref的话，就能够产生更正确的负电压化eg,使电 路构造变得简单。要产生负电压化eg= -10V，如果有负基准电压NVref= -1. 0V+ 0.IV的 话，负电压化eg会控制在-10V+IV(负基准电压NVref的10倍误差），因此该负电压产生 电路与能带隙基准电压产生电路同样需要±0. 01V的精确度。 图9是显示使用此概念的负电压产生电路的构造例的电路图，运个电路与使用正 基准电压的正升压电压产生电路的构造相同。图9的负电压产生电路包含阻抗R41、R42、 差动放大器52、充电累42。图9中，构成分压电路的阻抗R41、R42能够W2个电容的串联 电路来置换。在此，由图9的负电压产生电路产生的负电压化egW下式表示。 化eg= (R42/R41+1)XNVref(4) 而问题是如何实现运种高精度地产生负基准电压NVref的电路。图10是显示实 施例4的负基准电压产生电路的构造的电路图。图10的负基准电压产生电路包含基于正 基准电压P化ef产生基准电流Iref的电流源50、阻抗R51、R52、N沟道M0S晶体管（W下 称为NM0S晶体管）服1、N52。由图10的负基准电压产生电路产生的负基准电压NVrefW 下式表示。 NVref=IrefXR52 (5) 图11是显示实施例5的负基准电压产生电路的构造的电路图。图11的负基准电 压产生电路包含阻抗R6UR62、差动放大器60。由图11的负基准电压产生电路产生的负基 准电压NVrefW下式表示。 NVref=-P化efXR62/R61 (6) W上的实施例的控制电路中，负基准电压是由正基准电压P化ef获得，因此会有 除了正基准电压P化ef的不精准W外的误差加入的问题。该实施例的控制电路分类成W下 两种类型。 (类型1 (图10))从正基准电压P化ef产生基准电流Iref，根据基准电流IrefW Iref'R的形式产生负基准电压NVref(例如参照专利文献4)。在运个情况下，使用电流镜， 因为动作条件不完全相同，所化会有更多的误差加入，W及多余的差动放大器的偏移加入。 (类型2(图11))使用了比较器电路于正基准电压P化ef与负基准电压NVref之 间，其使用来自天线电源的正基准电压P化ef来产生反转的负基准电压NVref。在运个情况 下，使用正基准电压P化ef作为电源，因此加入了产生正基准电压P化ef作为电源的误差w及抽出电流所导致的电压下降的误差。 又在专利文献10当中，为了提供不需要调节电路的能带隙基准电压产生器，会使 用基准电压产生器单元，但为了实现能带隙基准电压产生器会需要使用二极管的热感测电 路，而产生电路构造复杂的问题。该能带隙基准电压产生器例如1. 25V的正基准电压产生 器，并非用来产生负基准电压。 本专利技术的目的是能够解决W上的问题，提供比起现有技术高精度的负基准电压， 并且能够提供电路构造简单的负基准电压产生电路及负基准电压产生系统。
技术实现思路
[003引本专利技术提出一种负基准电压产生电路，包括：一巧位型基准电压电路，连接于比接 地电压或该接地电压更低的第一负电压的节点与比该第一负电压更低的预定的第二负电 压的节点之间，该巧位型基准电压电路是由一第一电路与一第二电路并联而成，其中该第 一电路是藉由一第一阻抗、彼此并联连接的多个第一PM0S晶体管、一第二阻抗串联而成， 该第二电路是藉由一第二PM0S晶体管与一第Ξ阻抗串联而成，该第一阻抗及该第二PM0S 晶体管的源极连接至该第一负电压的节点且该第二阻抗及该第Ξ阻抗连接该第二负电本文档来自技高网...
【技术保护点】
一种负基准电压产生电路，包括：一箝位型基准电压电路，连接于比接地电压或该接地电压更低的第一负电压的节点与比该第一负电压更低的预定的第二负电压的节点之间，该箝位型基准电压电路是由一第一电路与一第二电路并联而成，其中该第一电路是藉由一第一阻抗、彼此并联连接的多个第一PMOS晶体管、一第二阻抗串联而成，该第二电路是藉由一第二PMOS晶体管与一第三阻抗串联而成，该第一阻抗及该第二PMOS晶体管的源极连接至该第一负电压的节点且该第二阻抗及该第三阻抗连接该第二负电压的节点；以及一差动放大器，具有一输出端子连接于该多个第一PMOS晶体管的栅极以及该二PMOS晶体管的栅极，该差动放大器将该多个第一PMOS晶体管的漏极与该第二阻抗之间的节点电压与该第二PMOS晶体管的漏极与该第三阻抗之间的节点电压之间的电压差放大，输出预定的负基准电压。
【技术特征摘要】
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【专利技术属性】
技术研发人员：前田辉彰，伊藤伸彦，
申请(专利权)人：力晶科技股份有限公司，
类型：发明
国别省市：中国台湾;71
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