一种栅氧化层完整性的测试结构及测试方法技术

本发明专利技术涉及一种栅氧化层完整性的测试结构及测试方法，所述结构包括：半导体衬底，在所述半导体衬底中间隔形成有N阱和P阱；栅极结构，包括栅氧化层和栅电极，所述栅极结构部分位于所述N阱的上方，部分位于所述P阱的上方；源区和漏区，分别位于所述栅极结构的两侧的所述N阱和所述P阱中；其中，所述栅极结构连接逐步增加的应力电压。所述测试结构能够有效地评价在所述栅电极图案化过程中引起的对器件的损坏，不仅提高了检测效率，还能进一步减小所述测试结构的版图面积。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，具体地，本专利技术涉及。
技术介绍
随着技术的不断发展，集成电路的栅氧化层的厚度也由20-30nm降至Inm以下。栅氧化层不断向薄膜方向发展，而电源电压却不宜降低。在较高的电场强度下，势必使栅氧化层的性能成为一个突出的问题。栅氧抗电性能不好将引起MOS器件电参数不稳定，如:阈值电压漂移，跨导下降、漏电流增加等，进一步可引起栅氧的击穿，导致器件的失效，使整个集成电路陷入瘫痪状态。因此，栅氧化膜的击穿，包括与时间有关的击穿(TDDB)和零时击穿(TZDB)，多年来一直是超大规模集成电路可靠性研究领域关注的热点，也是限制集成度提高的重要原因。现有技术中在半导体器件制备过程中，尤其是在栅极结构图案化过程中，很有可能会对所述栅氧化层的侧壁造成损坏，如图1a所示，其中左侧为图案化过程中的结构示意图，右侧为制备得到的器件的SEM图形，在所述图中可以看到所述栅氧化层的侧壁上引入了缺陷。而工艺的发展，对栅氧化层完整性测试(Gate Oxide Integrity, G0I)的测试技术也提出了新的挑战。随着栅氧化层厚度的变化，新材料的引入，传统的GOI测试方法已经远远不能满足工艺的进步。斜坡电压测试(Voltageramptest, Vramp)是最常见的栅氧化层完整性评估项目。Vramp测试从操作电压Vuse开始线性地斜升加速电压至氧化层击穿,对于氧化层在低电场下的缺陷特征分析非常有效。因此，其最常用于评估认证微电子器件栅极氧化层非本征行为特征，已经成为可靠性认证、评估和监控的必选项目。但是现有技术中GOI Vramp测试需要测试栅极结构N阱边缘和P阱边缘的两种测试结构，如图1b-1c所示，对于N阱边缘和P阱边缘的测试需要分别独立的进行，需要两个测试结构来测试在栅极结构图案化过程中所述栅氧化层引起的缺陷，其中在每个测试结构中，均包含衬底101，以及在衬底中形成的浅沟槽格力结构102、N阱或者P阱，以及位于所述N阱或者P阱上的栅氧化层103以及栅极材料层104，在所述栅氧化层103以及栅极材料层104的两侧还形成有源区105和漏区106，以及位于源漏区两侧的体掺杂区107。虽然所述测试结构能够较为准确的对栅氧化层103的完整性进行测试，但是该测试结构以及测试方法需要耗费大量的测试周期时间，随着技术的发展，所述测试结构的测试能力受到限制，但是若减小测试周期时间，则不能保证测试结果，因此目前没有办法能够在减少测试周期时间的同时保证试验结果仍然是可以接受的。因此，现有技术中的GOI Vramp的测试结构以及测试方法存在上述问题，需要对所述测试结构以及测试方法进行改进，开发评估的可靠性性能的更有效的测试结构和方法，在减小测试周期时间的同时能够保持测试的准确度。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了有效解决上述问题，本专利技术提出了一种栅氧化层完整性的测试结构，包括:半导体衬底，在所述半导体衬底中间隔形成有N阱和P阱；栅极结构，包括栅氧化层和栅电极，所述栅极结构部分位于所述N阱的上方，部分位于所述P阱的上方；源区和漏区，分别位于所述栅极结构的两侧的所述N阱和所述P阱中；其中，所述栅极结构连接逐步增加的应力电压。作为优选，所述测试结构还包括体掺杂区，所述体掺杂区包括位于所述N阱中的P型体掺杂区和位于所述P阱中N型体掺杂区，所述半导体衬底通过所述P型体掺杂区和所述N型体掺杂区接地。作为优选，所述测试结构还包括至少两个分别位于所述N阱和所述P阱中的第一浅沟槽隔离结构，所述第一浅沟槽隔离结构分别位于所述源区和所述漏区的外侧；所述第一浅沟槽隔离结构位于所述源区和所述P型体掺杂区之间，以及所述漏区和所述N型体掺杂区之间。作为优选，所述P型体掺杂区和所述N型体掺杂区的外侧还设置有第二浅沟槽隔离结构。作为优选，所述测试结构还包括:第一互连结构，用于将所述栅极结构和所述第一测试焊盘电连接；第二互连结构和第三互联结构，用于将所述源区和所述漏区分别与第二测试焊盘和第三测试焊盘电连接；第四互连结构和第五互连结构，用于将所述P型体掺杂区和所述N型体掺杂区分别与第四测试焊盘和第五测试焊盘电连接。作为优选，所述第一互连结构、所述第二互连结构、所述第三互联结构、所述第四互连结构和所述第五互连结构均包括接触孔以及位于所述接触孔上方的金属层。作为优选，所述N阱和所述P阱的形成方法相同。本专利技术还提供了一种基于上述测试结构的测试方法，所述方法通过在所述栅极结构上施加逐步增加的应力电压，来测量所述栅氧化层的击穿电压，然后对所述栅氧化层进行评价。作为优选，通过斜坡电压测试方法来测试所述栅氧化层的击穿电压。作为优选，所述方法包括单独测量所述P阱上方的所述栅极结构边缘的完整性，或单独测量所述N阱上方的所述栅极结构边缘的完整性，或者同时测量所述P阱上方和所述N阱上方的所述栅极结构边缘的完整性。本专利技术为了解决现有技术中存在的问题，提供了一种栅氧化层完整性测试结构，所述测试结构中，将所述N阱和所述P阱整合在一个测试结构中，所述N阱和P阱位于同一的栅极结构的下方，所述测试结构的制备方法和现有工艺能够很好地兼容需要增加额外的掩膜，在所述结构中由于同时存在N阱和P阱，因此不仅可以单独的测量N阱上方所述栅极结构边缘的性能、或者单独测量P阱上方所述栅极结构边缘的性能，还能同时测量所述N阱上方所述栅极结构边缘的性能和P阱上方所述栅极结构边缘的性能，不仅缩短了测量时间，而且能保证测量结果的准确度，解决的现有技术中存在的问题。所述测试结构能够有效地评价在所述栅电极图案化过程中引起的对器件的损坏，不仅提高了检测效率，还能进一步减小所述测试结构的版图面积。【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。在附图中，图1a现有技术中在栅电极图案化过程中对所述栅氧化层造成损坏的结构示意图；图1b-1c为现有技术中两个单独的所述栅氧化层完整性测试结构的结构示意图；图2为本专利技术一具体地实施方式中所述栅氧化层完整性测试结构的结构示意图。【具体实施方式】在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的描述，以说明本专利技术所述栅氧化层完整性的测试结构和测试方法。显然，本专利技术的施行并不限于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本专利技术的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整本文档来自技高网...

【技术保护点】
一种栅氧化层完整性的测试结构，包括：半导体衬底，在所述半导体衬底中间隔形成有N阱和P阱；栅极结构，包括栅氧化层和栅电极，所述栅极结构部分位于所述N阱的上方，部分位于所述P阱的上方；源区和漏区，分别位于所述栅极结构的两侧的所述N阱和所述P阱中；其中，所述栅极结构连接逐步增加的应力电压。

【技术特征摘要】

【专利技术属性】
技术研发人员：许晓锋，宋永梁，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31