半导体器件及其制造方法技术

本发明专利技术的各个实施例涉及一种半导体器件及其制造方法。本发明专利技术提供了一种包括具有改进的可靠性的功率半导体元件的半导体器件。该半导体器件具有单元区域、和形成在该单元区域外部的外围区域。在单元区域中的n型列区域的n型杂质浓度高于在外围区域中的由外延层组成的n型列区域的n型杂质浓度。进一步地，在单元区域和外围区域中的每一个中，保持电荷平衡；并且将每个总电荷设置为，使在单元区域中的第一p型列区域的总电荷和n型列区域的总电荷分别大于在外围区域中的第三p型列区域的总电荷和由外延层组成的n型列区域的总电荷。

【技术实现步骤摘要】
【专利说明】 相关申请的夺叉引用 2014年5月19日提交的日本专利申请2014-103471号的公开，包括说明书、附图 和摘要，以引用的方式全部并入本文。
本专利技术涉及一种半导体器件及其制造技术，例如，优选地可适用于包括以功率 MOSFET (金属氧化物半导体场效应晶体管）为代表的功率半导体元件的半导体器件及制造 该半导体器件的技术。
技术介绍
国际专利公报2010-541212号（专利文件1)描述了一种电力装置，其包括交替 地布置在有源区域和端子区域中的每一个中的多个第一导电类型柱和多个第二导电类型 柱。在该电力装置中，在有源区域中的第一导电类型柱和在端子区域中的第一导电类型柱 具有基本上相同的宽度，并且在有源区域中的第二导电类型柱具有比在端子区域中的第二 导电类型柱更小的宽度，从而使得在端子区域中的击穿电压成为高于在有源区域中的击穿 电压。 国际专利公报2010-541212号
技术实现思路
具有超结结构的功率MOSFET具有的优点在于其在确保高击穿电压的同时具有低 导通电阻。然而，在具有该功率MOSFET的半导体芯片中，相较于在具有功率MOSFET的单元 区域（有源区域）中，雪崩击穿现象更容易发生在围绕单元区域外部的外围区域（端接区 域、端子区域）中。这因此导致雪崩电流集中在单元区域的外围部分上并破坏功率MOSFET 的问题。 其他问题和创新特征，将通过本文中的说明和对应附图而变得显而易见。 根据一个实施例的半导体器件具有单元区域和形成在该单元区域外部的外围区 域。单元区域和外围区域中的每一个在其中具有交替地布置的η型列区域和p型列区域。 在单元区域中的η型列区域的η型杂质浓度，高于在外围区域中的η型列区域的η型杂质 浓度。进一步地，在单元区域和外围区域中的每一个中保持电荷平衡，从而使得P型列区域 的总电荷与η型列区域的总电荷的差异落在ρ型列区域的总电荷的± 10%的范围内，或者 使得P型列区域的总电荷超过η型列区域的总电荷。 根据一个实施例的制造半导体器件的方法包括：在单元区域中的η型外延层中形 成多个η型列区域、同时使这些η型列区域彼此隔开的步骤；以及在单元区域中在η型外延 层的夹设在彼此相邻的η型列区域之间的部分区域中形成多个ρ型列区域的步骤。该方法 进一步包括如下步骤：在外围区域中的η型外延层中形成多个ρ型列区域、同时使这些ρ型 列区域彼此隔开，并且在外围区域中形成由η型外延层的夹设在彼此相邻的p型列区域之 间的部分区域组成的多个η型列区域。通过调节在单元区域中的η型列区域、在单元区域 中的P型列区域、和在外围区域中的P型列区域中的每一个的杂质浓度、宽度和间距，在单 元区域和外围区域中的每一个中保持电荷平衡。 根据这些实施例，具有功率半导体元件的半导体器件可以具有改进的可靠性。【附图说明】 图1是根据第一实施例的示出了半导体芯片的平面构成的示意图； 图2是示出了根据第一实施例的半导体器件的构成的截面图（沿着图1的线A-A 所做的截面图）； 图3Α是示出了在根据第一实施例的半导体器件中的ρη结的击穿电压（BVdss)的 电荷平衡的图表； 图3Β是示出了在由本专利技术人研究的半导体器件中的ρη结的击穿电压（BVdss)的 电荷平衡的图表，作为当在单元区域的电荷平衡中的ρη结的击穿电压（BVdss)的峰值和在 外围区域中的电荷平衡中的ρη结的击穿电压（BVdss)的峰值偏移时的一个对比示例。 图4是示出了根据第一实施例的半导体器件的制造步骤的截面图； 图5是示出了在图4的半导体器件的制造步骤之后的制造步骤的截面图； 图6是示出了在图5的半导体器件的制造步骤之后的制造步骤的截面图； 图7是示出了在图6的半导体器件的制造步骤之后的制造步骤的截面图； 图8是示出了在图7的半导体器件的制造步骤之后的制造步骤的截面图； 图9是示出了在图8的半导体器件的制造步骤之后的制造步骤的截面图； 图10是示出了在图9的半导体器件的制造步骤之后的制造步骤的截面图； 图11是示出了在图10的半导体器件的制造步骤之后的制造步骤的截面图； 图12是示出了在图11的半导体器件的制造步骤之后的制造步骤的截面图； 图13是示出了在图12的半导体器件的制造步骤之后的制造步骤的截面图； 图14是示出了在图13的半导体器件的制造步骤之后的制造步骤的截面图； 图15是示出了在图14的半导体器件的制造步骤之后的制造步骤的截面图； 图16是示出了在图15的半导体器件的制造步骤之后的制造步骤的截面图； 图17是示出了在图16的半导体器件的制造步骤之后的制造步骤的截面图； 图18是示出了在图17的半导体器件的制造步骤之后的制造步骤的截面图； 图19是示出了根据第二实施例的半导体器件的构成的截面图； 图20是示出了根据第二实施例的半导体器件的制造步骤的截面图； 图21是示出了在图20的半导体器件的制造步骤之后的制造步骤的截面图； 图22是示出了在图21的半导体器件的制造步骤之后的制造步骤的截面图； 图23是示出了在图22的半导体器件的制造步骤之后的制造步骤的截面图； 图24是示出了在图23的半导体器件的制造步骤之后的制造步骤的截面图； 图25是示出了在图24的半导体器件的制造步骤之后的制造步骤的截面图； 图26是示出了在图25的半导体器件的制造步骤之后的制造步骤的截面图； 图27是示出了在图26的半导体器件的制造步骤之后的制造步骤的截面图； 图28是示出了在图27的半导体器件的制造步骤之后的制造步骤的截面图； 图29是示出了在图28的半导体器件的制造步骤之后的制造步骤的截面图； 图30是示出了在图29的半导体器件的制造步骤之后的制造步骤的截面图； 图31是示出了在图30的半导体器件的制造步骤之后的制造步骤的截面图； 图32是示出了在图31的半导体器件的制造步骤之后的制造步骤的截面图； 图33包括示出了在半导体器件中的pn结的击穿电压（BVdss)的电荷平衡的图 表、示出了 pn结部分的总电荷分布的示意图、以及示出了 pn结部分的场强度的示意图； 其中图33A示出了当p型列区域的总电荷（Qp)和η型列区域的总电荷（Qn)基本上相同 (Qp~Qn)时的场强度等；图33B(b)示出了当ρ型列区域的总电荷（Qp)大于η型列区域 的总电荷（Qn) (Qp > Qn)时的场强度等；以及图33C示出了当ρ型列区域的总电荷（Qp)小 于η型列区域的总电荷（Qn) (Qp < Qn)时的场强度等； 图34是示出了根据第三实施例的半导体器件的构成的截面图； 图35包括示出了 pn结部分在根据第三实施例的半导体器件中的总电荷分布的示 意图、和示出了 pn结部分的场强度的示意图；其中图35A是示出了当ρ型列区域的ρ型杂 质浓度和η型列区域的η型杂质浓度在深度方向上均匀时的总电荷分布和场强度的图表； 图35Β是示出了当ρ型列区域的ρ型杂质浓度在从外延层的上表面延伸至外延层的下表面 的深度方向上逐渐减小时的总电荷分布和场强度的图表；以及图35C是示出了当η型列区 域的η型杂质浓度在从外延层的上表面延伸至外延层的下表面的深度方向上逐渐减小时 的总电荷分布和场强度的图表；以及 图36是示出了根据第四实施例的半导体器件的构成的截面图。【具体实施本文档来自技高网...

【技术保护点】
一种半导体器件，配备有具有单元区域和形成在所述单元区域外部的外围区域的半导体芯片，所述半导体芯片包括：(a)半导体衬底，(b)外延层，为第一导电类型，形成在所述半导体衬底的主表面之上，(c)第一列区域，为所述第一导电类型，形成在所述单元区域中的所述外延层中并且彼此隔开，(d)多个第二列区域，为第二导电类型，形成在所述单元区域中的所述外延层中并且夹设在彼此相邻的所述第一列区域之间，所述第二导电类型是与所述第一导电类型不同的导电类型，(e)第三列区域，为所述第一导电类型，形成在所述外围区域中的所述外延层中并且彼此隔开，(f)多个第四列区域，为所述第二导电类型，形成在所述外围区域中的所述外延层中并且夹设在彼此相邻的所述第三列区域之间，以及(g)元件部，形成在所述外延层的上表面之上，其中在所述单元区域中的所述第一列区域的第一导电类型的杂质浓度高于在所述外围区域中的所述第三列区域的所述第一导电类型的杂质浓度。

【技术特征摘要】
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【专利技术属性】
技术研发人员：江口聪司，饭田哲也，市村昭雄，安孙子雄哉，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP