沟槽(TR)具有分别由第一至第三半导体层(121至123)构成的第一至第三侧表面(SW1至SW3)。在第一绝缘膜(210)中包括的第一侧壁部(201S)具有分别位于第一至第三侧表面(SW1至SW3)上的第一至第三区域(201a至201c)。第二绝缘膜(202)具有位于第一侧壁部(201S)上的第二侧壁部(202S)。第二侧壁部(202S)具有一端(E1)和另一端(E2)，一端(E1)连接到第二绝缘膜的第二底部(202S)，另一端(E2)位于第一区域(201a)或第二区域(201b)中的一个上，且距第三区域(201c)一定距离。因此，可以使得栅电极电容小。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及碳化硅半导体器件和用于制造碳化硅半导体器件的方法，具体地说，涉及具有沟槽的碳化硅半导体器件和用于制造该碳化硅半导体器件的方法。
技术介绍
日本公开专利N0.7-326755 (专利文件I)公开了一种使用碳化娃衬底的沟槽栅极型MOSFET (金属氧化物半导体场效应晶体管)。根据该公布，在沟槽的底表面处的栅极热氧化物膜的厚度大于在沟槽的侧表面处的栅极热氧化物膜的厚度。引用列表专利文件PTD 1:日本公开专利 N0.7-326755
技术实现思路
技术问题已经期望在具有栅电极的半导体器件中获得较小的栅电极电容。例如，在MISFET(金属绝缘体半导体场效应晶体管)中，已经期望获得作为反馈电容的、在栅电极和漏电极之间的较小电容。根据在上述公布中描述的技术，通过在底表面上提供大厚度的栅极绝缘膜(栅极热氧化物膜)，可以使得栅电极电容小到一定程度，但是期望更小的栅电极电容。已经提出本专利技术来解决上述问题，并且本专利技术的目的是提供具有小栅电极电容的碳化硅半导体器件和用于制造该碳化硅半导体器件的方法。对于问题的解决方案本专利技术的一种碳化硅半导体器件包括碳化硅衬底、栅极绝缘膜、栅极绝缘膜和栅电极。所述碳化硅衬底包括第一半导体层、第二半导体层和第三半导体层，所述第一半导体层具有第一导电类型，所述第二半导体层被设置在所述第一半导体层上，所述第二半导体层具有第二导电类型，所述第三半导体层被设置在所述第二半导体层上，所述第三半导体层通过所述第二半导体层与所述第一半导体层隔开，所述第三半导体层具有所述第一导电类型。所述碳化硅衬底具有沟槽。所述沟槽包括底表面和侧壁表面，所述底表面由所述第一半导体层构成，所述侧壁表面具有分别由所述第一至第三半导体层构成的第一至第三侧表面。在所述沟槽上设置了所述栅极绝缘膜。所述栅极绝缘膜具有第一绝缘膜和第二绝缘膜，所述第一绝缘膜直接地覆盖所述侧壁表面和所述底表面中的每一个，所述第二绝缘膜被设置在所述第一绝缘膜上。所述第一绝缘膜具有第一底部和第一侧壁部，所述底部位于所述底表面上，所述第一侧壁部位于所述侧壁表面上。所述第一侧壁部具有分别位于所述第一至第三侧表面上的第一至第三区域。所述第二绝缘膜具有第二底部和第二侧壁部，所述第二底部位于所述第一底部上，所述第二侧壁部位于所述第一侧壁部上，所述第二侧壁部具有一端和另一端，所述一端连接到所述第二底部，所述另一端位于所述第一和第二区域中的一个上，所述另一端与所述第三区域隔开。所述栅电极被设置在所述沟槽上，所述栅极绝缘膜介于所述栅电极和所述沟槽之间。在本专利技术中的一种用于制造碳化硅半导体器件的方法具有下面的步骤。制备碳化硅衬底，包括第一半导体层、第二半导体层和第三半导体层，所述第一半导体层具有第一导电类型，所述第二半导体层被设置在所述第一半导体层上，所述第二半导体层具有第二导电类型，所述第三半导体层被设置在所述第二半导体层上，所述第三半导体层通过所述第二半导体层与所述第一半导体层隔开，所述第三半导体层具有所述第一导电类型。在所述碳化硅衬底中形成沟槽。所述沟槽包括底表面和侧壁表面，所述底表面由所述第一半导体层构成，所述侧壁表面具有分别由所述第一至第三半导体层构成的第一至第三侧表面。第一绝缘膜被形成得直接覆盖所述侧壁表面和所述底表面中的每一个。所述第一绝缘膜具有第一底部和第一侧壁部，所述第一底部位于所述底表面上，所述第一侧壁部位于所述侧壁表面上。所述第一侧壁部具有分别位于所述第一至第三侧表面上的第一至第三区域。在所述第一绝缘膜上形成硅膜。所述硅膜具有第二底部和第二侧壁部，所述第二底部位于所述第一底部上，所述第二侧壁位于所述第一侧壁部上。所述第二侧壁部具有一端和另一端，所述一端连接到所述第二底部，所述另一端位于所述第一和第二区域中的一个上，所述另一端与所述第三区域隔开。通过氧化所述硅膜来形成第二绝缘膜。所述第一和第二绝缘膜构成栅极绝缘膜。在所述沟槽上形成栅电极，所述栅极绝缘膜介于所述栅电极和所述沟槽之间。本专利技术的有益效果根据本专利技术，可以使得栅电极电容小。【附图说明】图1是示意地示出了在本专利技术的第一实施例中的碳化硅半导体器件的配置的部分截面图。图2是示意地示出了在图1的碳化硅半导体器件中包括的碳化硅衬底的形状的透视图。图3更详细地示出图2的配置，并且对于第二导电类型的区域提供阴影以用于该图的可视性的目的。图4是图1的放大视图，用于具体图示第一绝缘膜的构件。图5是图1的放大视图，用于具体图示栅极绝缘膜的大小。图6是示意地示出了用于制造图1的碳化硅半导体器件的方法的第一步骤的部分截面图。图7是示意地示出了用于制造图1的碳化硅半导体器件的方法的第二步骤的部分截面图。图8是示意地示出了用于制造图1的碳化硅半导体器件的方法的第三步骤的部分截面图。图9是示意地示出了用于制造图1的碳化硅半导体器件的方法的第四步骤的部分截面图。图10是示意地示出了用于制造图1的碳化硅半导体器件的方法的第五步骤的部分截面图。图11是示意地示出了用于制造图1的碳化硅半导体器件的方法的第六步骤的部分截面图。图12是示意地示出了用于制造图1的碳化硅半导体器件的方法的第七步骤的部分截面图。图13是示意地示出了用于制造图1的碳化硅半导体器件的方法的第八步骤的部分截面图。图14是示意地示出了用于制造图1的碳化硅半导体器件的方法的第九步骤的部分截面图。图15是示意地示出了用于制造图1的碳化硅半导体器件的方法的第十步骤的部分截面图。图16是示意地示出了用于制造图1的碳化硅半导体器件的方法的第十一步骤的部分截面图。图17是示意地示出了用于制造图1的碳化硅半导体器件的方法的第十二步骤的部分截面图。图18是示意地示出了用于制造图1的碳化硅半导体器件的方法的第十三步骤的部分截面图。图19是示意地示出在本专利技术的第二实施例中的碳化硅半导体器件的配置的部分截面图。图20是示意地示出在本专利技术的第三实施例中的碳化硅半导体器件的配置的部分截面图。图21是示意地示出在碳化硅半导体器件中包括的碳化硅衬底的表面中的精细结构的部分截面图。图22示出在多型体4H的六角晶体中的(000-1)面的晶体结构。图23示出沿着图22的线XXII1-XXIII的(11-20)面的晶体结构。图24示出在(11-20)面内的图21的组合面的表面附近的晶体结构。图25示出当从(01-10)面观看的图21的组合面。图26是示出了在执行热蚀刻的情况和不执行热蚀刻的情况中的每一个下、在沟道迀移率和当宏观地观看时在沟道表面和(000-1)面之间的角度之间的示例性关系的图形。图27是示出了在沟道迀移率和在沟道方向和〈0-11-2〉方向之间的角度之间的示例性关系的图形。图28示出图21的修改。图29示出在栅电极和漏电极之间的电容Cgd和在漏电极和源电极之间的电压V DS之间的关系。【具体实施方式】首先，下面描述了关于下面的(i)至(Xiii)的实施例的概述。(i)碳化硅半导体器件501至503中的每一个具有碳化硅衬底100、栅极绝缘膜200和栅电极230。碳化硅衬底100包括第一半导体层121、第二半导体层122和第三半导体层123，第一半导体层121具有第一导电类型，第二半导体层122被设置在第一半导体层121上，第二半导体层122具有第二导电类型，第三半导本文档来自技高网...
【技术保护点】
一种碳化硅半导体器件，包括：碳化硅衬底，所述碳化硅衬底包括第一半导体层、第二半导体层和第三半导体层，所述第一半导体层具有第一导电类型，所述第二半导体层设置在所述第一半导体层上，所述第二半导体层具有第二导电类型，所述第三半导体层设置在所述第二半导体层上，所述第三半导体层通过所述第二半导体层与所述第一半导体层隔开，所述第三半导体层具有所述第一导电类型，所述碳化硅衬底设置有沟槽，所述沟槽包括底表面和侧壁表面，所述底表面由所述第一半导体层构成，所述侧壁表面具有分别由所述第一半导体层至所述第三半导体层构成的第一侧表面至第三侧表面；栅极绝缘膜，所述栅极绝缘膜设置在所述沟槽上，所述栅极绝缘膜具有第一绝缘膜和第二绝缘膜，所述第一绝缘膜直接地覆盖所述侧壁表面和所述底表面中的每一个，所述第二绝缘膜设置在所述第一绝缘膜上，所述第一绝缘膜具有第一底部和第一侧壁部，所述第一底部位于所述底表面上，所述第一侧壁部位于所述侧壁表面上，所述第一侧壁部具有分别位于所述第一侧表面至所述第三侧表面上的第一区域至第三区域，所述第二绝缘膜具有第二底部和第二侧壁部，所述第二底部位于所述第一底部上，所述第二侧壁部位于所述第一侧壁部上，所述第二侧壁部具有一端和另一端，所述一端连接到所述第二底部，所述另一端位于所述第一区域和所述第二区域中的一个上，所述另一端与所述第三区域隔开；以及栅电极，所述栅电极设置在所述沟槽上，所述栅极绝缘膜介于所述栅电极和所述沟槽之间。...
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：内田光亮，增田健良，斋藤雄，
申请(专利权)人：住友电气工业株式会社，
类型：发明
国别省市：日本;JP
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