本发明专利技术涉及对存储器单元阵列进行编程及擦除的方法。本发明专利技术提供一种用于对NMOS电可擦除可编程只读存储器(EEPROM)单元阵列进行编程及擦除的方法，其最小化对所述存储器阵列单元及支持电路的位干扰及高电压要求。另外，可通过形成其上制作有独立可编程存储器段的多个电隔离的P阱将所述N沟道存储器单元阵列分离成所述存储器段。举例来说，可通过p-n结隔离或电介质隔离来形成所述多个电隔离的P阱。
【技术实现步骤摘要】
【专利说明】分案串请本专利技术专利申请是申请日为2009年12月9日，申请号为200980149577.6，以及专利技术名称为“最小化对存储器阵列及支持电路的位干扰及电压耐受要求的用于对N沟道金属氧化物半导体电可擦除可编程只读存储器单元阵列进行编程及擦除的方法”的专利技术专利申请案的分案申请。相关串请案交叉参考本申请案是以下专利申请案的部分接续申请案且主张其优先权:序列号为11/421，734的共同拥有的美国专利申请案；2006年6月I日提出申请；现在为第7，466，591号美国专利；2008年12月16日颁布；标题为“用于对N沟道金属氧化物半导体电可擦除可编程只读存储器单元阵列进行编程及擦除的方法最小化对存储器阵列及支持电路的位干扰及电压耐受要求(A Method for Programming and Erasing an Array of NMOSEEPROM Cells That Minimizes Bit Disturbances and Voltage Withstand Requirementsfor the Memory Array and Supporting Circuits) ”，由杰弗里.A..施尔德(JeffreyA.Shield)、肯特.D..休伊特(Kent D.Hewitt)及唐纳德.S..戈伯(Donald S.Gerber)提出；且出于所有目的而特此以引用的方式并入本文中。
本专利技术涉及半导体装置，且更具体来说涉及可以对存储器阵列单元及支持电路的最小位干扰及电压耐受要求进行编程及擦除的N沟道电可擦除可编程只读存储器(EEPROM)(下文称存储器)装置。
技术介绍
制作电可擦除可编程只读存储器(EEPROM)的惯例是由于较简单的制造工艺及较低的编程电压而在P阱衬底上方制作N沟道单元。凯伍德(Caywood)所使用的在标题为“低压单供应互补金属氧化物半导体电可擦除只读存储器(Low Voltage Single Supply CMOSElectrically Erasable Read-Only Memory) ”的第5，986，931 号美国专利中所揭不的方法精密地制作相反配置(即，P沟道装置位于N阱上方，所述N阱本身驻存于P型衬底中)，所述专利是第5，790，455号美国专利及第5，986，931号美国专利(凯伍德2)及5，790，455号美国专利(凯伍德I)的部分接续案，其出于所有目的而以引用的方式并入本文中。凯伍德方法的新颖性是在维持凯伍德之前的相关技术中所见的类似写入速度的同时减小擦除及写入装置所需的所施加电压的量值以及消除相关技术中的功能上必需的某些组件。参考图1，其图解说明N沟道记忆体装置相关技术。每一存储器晶体管(MEM)需要行选择晶体管(SEL)，其控制从位线(BL)接收的数据。此外，如果需要字节寻址，那么装置针对每八个存储器晶体管包含一字节选择晶体管(BYTE)。随着P沟道/N阱装置的出现，由凯伍德解决的问题是行选择晶体管的消除。甚至在凯伍德之后，字节选择仍需要字节选择晶体管的存在。字节选择晶体管的消除导致在擦除操作之后必须对整个行进行重编程的不合意效应。参考图2，针对单个存储器晶体管I概括地图解说明凯伍德方法。在P型衬底2内形成N阱3。在N阱3内形成漏极4及源极5的P沟道。在漏极4及源极5的有源区域之后形成存储器晶体管I的多晶硅I或浮动栅极6。在所述浮动栅极上方制作所述存储器晶体管的多晶硅2或控制电极7。各种非导电层8使P沟道4及5、浮动栅极6与控制电极7彼此绝缘。图3图解说明成阵列的多个单元行100 (通常连接到存储器晶体管的栅极电极)及多个列200 (通常连接到存储器晶体管的源极及漏极电极)，其中单个N阱300衬底上存在单元行及单元列两者。如图3中所展示的凯伍德P沟道存储器阵列的限制是，在特定操作期间必须选择、因此必须写入或擦除任一特定行中的所有存储器单元。或者如所述(如凯伍德所揭示)，所述单元行未经分段使得所述单元行中的一些存储器单元可选择用于写入而所述行中的其它存储器单元未经选择。因此，为对单个存储器单元的内容进行编程，则必须对整个单元行进行编程以改变一个存储器单元中的数据。 在许多应用中，需要改变一次一个字节地改变存储器阵列中的数据。在N沟道装置现有技术中，此特征通过针对每八个存储器晶体管包含一字节选择晶体管(BYTE)来实现，如图1中所展示。此方法的缺点是对硅面积的需求增加以适应字节选择晶体管(BYTE)的额外开销。举例来说，仅从晶体管视角来看，用于每八个存储器晶体管的字节选择晶体管(BYTE)需要11%额外开销(即，1/9) ο此外，一次改变一个字节的能力将给出胜过行选择存储器阵列的耐久性优点，这是因为与整个行相比，仅一个单元字节将需要经历编程循环的电应力。半导体存储器制作领域的技术人员已熟知，EEPROM故障的一个原因可归因于过多擦除/写入操作。随着以更小的几何形状制作存储器单元及支持电路晶体管电路，电压击穿变得越来越成问题。由于与读取操作相比擦除及写入操作需要相对高的电压，因此较小几何形状电路元件受到比使用较大几何形状晶体管的较老技术存储器单元及支持电路大的电压应力。
技术实现思路
因此，需要一种编程及擦除NMOS EEPROM单元阵列的方式，其最小化编程及擦除期间的位干扰且通过针对最低电压应力偏置单元元件来最小化对存储器阵列及支持电路的电压耐受要求。另外，可通过在EEPROM阵列内提供独立可编程存储器段而并非借助字节选择晶体管来将字节可选择性有利地用于N沟道/P阱EEPROM技术。此可通过提供如下的N沟道/P阱电可擦除可编程只读存储器阵列来实现:通过在所述阵列的深N阱内制作多个P阱或通过将所述阵列的P阱分段成所述深N阱中的若干子P阱而划分成存储器阵列内的独立可编程存储器段。不需要字节选择晶体管便可实现所述独立可编程存储器段。可用p-n结隔离来完成在深N阱内形成多个P阱。可通过电介质隔离来完成对存储器阵列的P阱进行分段。根据本专利技术，存储器阵列可包括位于P型衬底中的深N阱内的多个P阱，且所述多个P阱中的每一者包括多个独立可编程存储器段。每一独立可编程存储器段由M个存储器单元列及N个存储器单元行构成。每一独立可编程存储器段可驻存于唯一且单独的P阱内。因此，每一 P阱含有一独立可编程存储器段。存储器阵列可包括位于P型衬底内的深N阱内的P阱，其中所述P阱被分段成多个电隔离的子P阱、所述多个电隔离的子P阱中的每一者内的M个存储器晶体管列及所述多个电隔离的子P阱中的每一者内的N个存储器晶体管行。在写入及擦除操作期间使用对存储器单元及支持电路晶体管元件、P阱及深N阱的正与负偏置的组合以减小元件之间的电压电位耐受要求。举例来说，对于十五(15)伏编程方法，在编程及擦除操作期间使用约四(4)伏位线偏置最小化单元干扰且将单元结电压要求减小到约十一(11)伏。在编程操作期间当前第1页1 2 3 4 本文档来自技高网...
【技术保护点】
一种编程存储器阵列中的多个存储器段中的至少一个的方法，所述存储器阵列包括位于P型衬底内的深N阱中的多个P阱，其中所述多个存储器段中的每一者驻存于所述多个P阱中的相应P阱内，所述方法包括以下步骤：将所述深N阱设定为正电压；将所述多个P阱中的选定P阱设定为第一负电压；将所述多个P阱中的未选P阱设定为第二负电压；将多个字线中的选定字线设定为所述正电压；将所述多个字线中的未选字线设定为所述第二负电压；将多个位线中的选定的至少一个位线设定为所述第一负电压；将所述多个位线中的未选位线设定为第三电压；将所述多个P阱中的所述选定P阱的第一源极选择栅极线设定为所述第一负电压；将所述多个P阱中的所述选定P阱的第一源极选择漏极线设定为所述第一负电压；将所述多个P阱中的所述未选P阱的第二源极选择栅极线设定为所述第二负电压；及将所述多个P阱中的所述未选P阱的第二源极选择漏极线设定为所述第二负电压；其中对所述多个存储器段中的耦合到所述多个字线中的所述选定字线及所述多个位线中的所述选定的至少一个位线的所述选定的至少一个存储器段进行编程。
【技术特征摘要】
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【专利技术属性】
技术研发人员：杰弗里·A·希尔兹，肯特·D·休依特，唐纳德·S·格伯，
申请(专利权)人：密克罗奇普技术公司，
类型：发明
国别省市：美国;US
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