本发明专利技术提供了一种超结结构的半导体器件及其制造方法、光刻版，所述半导体器件的版图平面包括有源区以及位于所述有源区外围的分压环区域，其特征在于，所述有源区内具有沿第一方向延伸的多个第一P型掺杂区，所述多个第一P型掺杂区在第二方向上等间距排布，所述分压环区域内具有沿第一方向延伸的多个第二P型掺杂区，所述多个第二P型掺杂区在第二方向上等间距排布，所述第一P型掺杂区的击穿电压小于所述第二P型掺杂区的击穿电压，所述第二方向垂直于所述第一方向。本发明专利技术能够克服导通电阻与器件面积之间的矛盾，使得器件的击穿点始终在有源区内，保证器件正常工作。
【技术实现步骤摘要】
本专利技术涉及超结结构的半导体器件及其制造方法、光刻版。
技术介绍
高压超结MOS器件相对于平面功率MOS器件，在具备可以承受高耐压的特点的同时，还具有相对较低的导通电阻等其他优点。参考图1，以N型器件为例，高压超结MOS器件主要包括:半导体衬底101、外延层102、体区103、P型掺杂区104、源区105、栅极结构106以及金属层107。N型沟道的超结结构的MOS器件与平面结构MOS器件在结构上的区别，主要在于前者的体区103下面还具有P型掺杂区104，用以增加PN结的面积，而平面结构MOS器件则不具备该P型掺杂区104。超结结构的MOS器件的特点主要在于:(I)大幅度扩展外延层中P型和N型扩散区的接触面积，即大幅增加外延层中PN结的面积，从而在器件处于关断状态下、体内PN结反偏时，能更承受高的击穿电压；(2)大幅增加外延层的掺杂浓度，从而在器件处于开通状态下，电流所经通道处电阻率较低，表现为器件具有相对较小的导通电阻。由于这种超结结构的MOS器件很好地克服了平面功率MOS器件耐压(BVDSS)和导通电阻(RDS(ON))之间的矛盾:即耐压BVDSS升高的同时，超结结构的MOS器件的导通电阻RDS(ON)并没有明显地增加，所以在很多应用场合表现出更加优越的性能。仍然参考图1，通常而言，P型掺杂区104的制造方法可以分为如下两种方式:(I)采用多层外延淀积的方式形成；(2)采用刻槽的方式形成，也即，深槽(trench)工艺。不管以上述何种方式形成图1中所示的P型掺杂区104，器件的工作原理是相同的。如前所述，N型超结结构的MOS器件，在应用时主要有导通状态，关断状态和击穿状态三种情况，下面进行详细说明。(I)导通状态参考图2，在开通状态下，器件栅极(G)所加电压高于器件的阈值电压，从而使器件处于开通状态，同时漏极(D)所加高电位，源极(S)接低电位，此时器件就会产生从漏极到源极的电流IDS。⑵关断状态参考图3，在关断状态下，器件栅极与源极的电压差为零，此时器件沟道关闭，P型掺杂区104和N型外延层102之间形成的PN 二极管处于反偏状态，PN结的耗尽层大幅展宽，从而可以承受漏-源之间的高电压。(3)击穿状态参考图4，在关断状态下，如果漏极的电压VDD逐渐升高，那么升高到一定程度时，会达到器件的击穿电压，当器件开始击穿瞬间，体内元胞中的PN结二极管击穿，从而泄放电流。此时的击穿一般都是发生在器件有源区内，由于有源区内器件各个元胞状态几乎完全一致，所以发生击穿时的电压也几乎相同，同时，由于元胞数量众多，使得PN结的面积很大，所以可以承受较大的击穿电流。如前所述，超结结构的MOS器件中，在有源区的体区下具有一段一定长度的P型掺杂区(S卩，P-Pillar)。参考图5，图5示出了超结结构MOS器件中有源区以及P型掺杂区在版图平面上的分布示意图。如图5所示，在超结结构的半导体器件中，有源区是器件有效导通部分的区域，即元胞区域。在正常情况下，器件发生击穿时，击穿点也应该发生在器件的有源区内，即元胞区域内。对于图5所示的超结结构MOS器件，一般来说，有源区内的P型掺杂区和有源区之外(又称为分压环(GR环)部分)的P型掺杂区具有相同的结构，包括形状、宽度、间距、最小重复尺寸(pitch)等。现有技术中，超结结构的半导体器件器件，有源区通常是条形元胞结构(即栅极是条形)，P型掺杂区也是条形结构，并且有源区内的P型掺杂区和有源区之外的P型掺杂区具有相同的结构和最小重复尺寸(pitch)，这使得有源区和有源区以外的分压环区域即具有相同的击穿电压(BVDSS)。通常而言，为了使有源区具有相对较低的导通电阻，在选择P型掺杂区尺寸的时候，在满足一定耐压要求的前提下，会尽量选择较大的最小重复尺寸。而对于有源区之外的区域，由于P型掺杂区和有源区内的P型掺杂区采用相同的结构和分布，所以有源区外的分压环区域击穿电压和有源区内的击穿电压相同。而分压环区域的P型掺杂区所起的作用是用来承担器件的高耐压，为了不让器件在工作的时候提前从分压环区域开始击穿，那么器件的分压环区域的尺寸就要增加，以降低单位长度的分压环环部分所承担的耐压。这样的话，器件的尺寸就要增加，面积就要变大，器件成本就会明显增加。因此，对于一般的栅极是条形结构，整个器件采用同一种P型掺杂区结构的超结结构半导体器件而言，在选择P型掺杂区尺寸的时候，就存在着器件面积的增加与导通电阻(RDS(ON))的减小之间的矛盾，即:为了得到较低导通(RDS(ON))的器件，就必须采用最小重复尺寸较大的P型掺杂区；同时，分压环区域采用最小重复尺寸较大、击穿电压较低的P型掺杂区，这就需要增加分压环区域的尺寸来避免器件在分压环区域处提前击穿而失效。
技术实现思路
本专利技术要解决的技术问题是提供一种超结结构的半导体器件及其制造方法、光刻版，能够克服导通电阻与器件面积之间的矛盾，使得器件的击穿点始终在有源区内，保证器件正常工作。为解决上述技术问题，本专利技术提供了一种超结结构的半导体器件，所述半导体器件的版图平面包括有源区以及位于所述有源区外围的分压环区域，所述有源区内具有沿第一方向延伸的多个第一 P型掺杂区，所述多个第一 P型掺杂区在第二方向上等间距排布，所述分压环区域内具有沿第一方向延伸的多个第二 P型掺杂区，所述多个第二 P型掺杂区在第二方向上等间距排布，所述第一 P型掺杂区的击穿电压小于所述第二 P型掺杂区的击穿电压，所述第二方向垂直于所述第一方向。根据本专利技术的一个实施例，所述第一 P型掺杂区在第二方向上的最小重复尺寸大于所述第二 P型掺杂区在第二方向上的最小重复尺寸。根据本专利技术的一个实施例，在所述有源区和分压环区域之间连接过渡的过渡区内，所述第一P型掺杂区和第二P型掺杂区之间断开。根据本专利技术的一个实施例，所述第一 P型掺杂区和第二 P型掺杂区满足如下关系:a>b，c>d，a+b>c+d，d>e，其中，a为所述第一 P型掺杂区在第二方向上的宽度，b为所述第二P型掺杂区在第二方向上的宽度，c为相邻的第一P型掺杂区在第二方向上的间距，d为相邻的第二 P型掺杂区在第二方向上的间距，e为所述过渡区内所述第一 P型掺杂区与第二 P型掺杂区在第一方向上的间距。根据本专利技术的一个实施例，在所述有源区和分压环区域之间连接过渡的过渡区内，所述第一 P型掺杂区的端部向外延伸出多个分叉部，所述分叉部与所述第二 P型掺杂区相接。根据本专利技术的一个实施例，所述第一 P型掺杂区和第二 P型掺杂区满足如下关系:a>b，c>d，a+b>c+d，其中，a为所述第一 P型掺杂区在第二方向上的宽度，b为所述第二 P型掺杂区在第二方向上的宽度，c为相邻的第一 P型掺杂区在第二方向上的间距，d为相邻的第二 P型掺杂区在第二方向上的间距。根据本专利技术的一个实施例，在垂直于所述版图平面的垂直方向上，所述半导体器件包括:半导体衬底；N型掺杂的外延层，所述外延层位于所述半导体衬底上；其中，所述有源区内的半导体器件包括:P型掺杂的体区，位于所述外延层内；N型掺杂的源区，位于所述体区内，所述源区的边界与所述体区的边界之间具有间隔；栅极结构，位于所述外延层上，所述栅极结构至少覆盖所述源区的边界与所述体区本文档来自技高网...
【技术保护点】
一种超结结构的半导体器件，所述半导体器件的版图平面包括有源区以及位于所述有源区外围的分压环区域，其特征在于，所述有源区内具有沿第一方向延伸的多个第一P型掺杂区，所述多个第一P型掺杂区在第二方向上等间距排布，所述分压环区域内具有沿第一方向延伸的多个第二P型掺杂区，所述多个第二P型掺杂区在第二方向上等间距排布，所述第一P型掺杂区的击穿电压小于所述第二P型掺杂区的击穿电压，所述第二方向垂直于所述第一方向。
【技术特征摘要】
【专利技术属性】
技术研发人员：李敏，张邵华，
申请(专利权)人：杭州士兰微电子股份有限公司，
类型：发明
国别省市：浙江;33
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