一种半导体结构及其制备方法技术

本发明专利技术涉及半导体制造技术领域，尤其涉及一种半导体结构及其制备方法；本发明专利技术通过在刻蚀形成栅极线的过程中刻蚀部分的栅绝缘层，从而降低了源漏区离子注入工艺中所需的离子的剂量，提高了离子注入的产能，且后续进行活化工艺时活化氢可更多的扩散至栅绝缘层与多晶硅层接触的界面，以减少栅绝缘层与多晶硅层接触的界面上的漏电流，从而改善了后续制备的器件结构，进而提升了器件性能。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，尤其涉及。
技术介绍
目前，在低温多晶硅PMOS MM(金属-绝缘体-金属)工艺流程中，刻蚀形成栅极线(gate line，简称GL)时，仅去除金属层至位于其下方的栅绝缘层的上表面，由于该栅绝缘层的厚度较厚，进而使得后续进行的源漏区掺杂及氢化修补等工艺中，均需要采用较大剂量的离子，才能形成符合工艺需求的源漏区，即:由于在进行源漏区掺杂工艺(P-typesource drain doping)时，覆盖在多晶娃层上的栅绝缘层的厚度较厚，而掺杂的离子又需要穿过该栅绝缘层才能注入至多晶硅层中，才能形成源漏区，进而使得进行工艺时离子注入的能量及剂量均较大，从而增加了工艺的成本。另外，后续为了修补栅绝缘层与多晶硅层界面的悬挂键的工艺中，较厚的栅绝缘层还会降低活化氢的扩散，不利于改善后续制备的器件结构的漏电流，进而大大增大了器件性能提升的难度。
技术实现思路
针对上述存在的问题，本专利技术公开一种半导体结构，其中，应用于MOS器件的源漏区离子注入工艺中，所述半导体结构包括:半导体衬底；多晶硅层，设置于所述半导体衬底之上，且所述多晶硅层中形成有源漏区；栅绝缘层，覆盖所述多晶硅层的上表面；栅极线，设置于所述栅绝缘层之上；其中，位于所述栅极线下方的栅绝缘层的厚度大于暴露的栅绝缘层的厚度。上述的半导体结构，其中，所述源漏区离子注入工艺的能量为25?35KeV，离子注入的剂量为2e14?4e 141ns.cm 2。上述的半导体结构，其中，采用硼离子进行所述源漏区离子注入工艺。上述的半导体结构，其中，所述结构还包括:缓冲层，设置于所述半导体衬底和所述多晶硅层之间以将所述半导体衬底和所述多晶硅层予以隔离。上述的半导体结构，其中，所述栅绝缘层包括栅氧化层和氮化硅层，且所述栅氧化层覆盖所述多晶硅层的上表面，所述氮化硅层位于所述栅极线的下方。本专利技术还提供了一种半导体结构的制备方法，其中，所述方法包括:提供一半导体衬底；于所述半导体衬底上按照从下至上的顺序依次制备多晶硅层、栅绝缘层和金属层；部分刻蚀所述金属层至所述栅绝缘层中，以形成栅极线；进行源漏区离子注入工艺，以在位于暴露的栅绝缘层下方临近所述栅极线的位置处的所述多晶硅层中形成源漏区。上述的半导体结构的制备方法，其中，所述源漏区离子注入工艺的能量为25_35KeV，离子注入的剂量为2e14?4e 141ns.cm 2 a上述的半导体结构的制备方法，其中，采用硼离子进行所述源漏区离子注入工艺。上述的半导体结构的制备方法，其中，所述方法还包括:形成所述源漏区后进行活化工艺，以降低所述栅绝缘层与所述多晶硅层接触的界面上的漏电流。上述的半导体结构的制备方法，其中，制备所述多晶硅层的步骤之前，所述方法还包括于所述半导体衬底上表面形成缓冲层的步骤。上述的半导体结构的制备方法，其中，所述栅绝缘层包括栅氧化层和覆盖所述栅氧化层上表面的氮化硅层；其中，部分刻蚀所述金属层至所述栅绝缘层中，以形成所述栅极线的步骤具体为:部分刻蚀所述金属层至所述栅氧化层的上表面，以形成所述栅极线。上述专利技术具有如下优点或者有益效果:本专利技术通过在刻蚀形成栅极线的过程中刻蚀部分的栅绝缘层，从而降低了源漏区离子注入工艺中所需的离子的剂量，提高了离子注入的产能，且后续进行活化工艺时活化氢可更多的扩散至栅绝缘层与多晶硅层接触的界面，以减少栅绝缘层与多晶硅层接触的界面上在前续工艺中产生的漏电流，从而改善了后续制备的器件结构，进而提升了器件性能。【附图说明】通过阅读参照以下附图对非限制性实施例所作的详细描述，本专利技术及其特征、夕卜形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本专利技术的主旨。图1是本专利技术实施例中半导体结构的结构示意图；图2a_2g是本专利技术实施例中半导体结构的制备方法的流程示意图。【具体实施方式】下面结合附图和具体的实施例对本专利技术作进一步的说明，但是不作为本专利技术的限定。实施例一:如图1所示，本实施例涉及一种半导体结构，可应用于MOS器件(例如PMOS器件)的源漏区离子注入工艺中，具体的，该半导体结构包括:半导体衬底200，设置于半导体衬底200之上的多晶硅层202，覆盖多晶硅层202上表面的栅绝缘层203，以及设置于栅绝缘层203之上的栅极线204 ;其中，位于栅极线204下方的栅绝缘层203的厚度大于暴露的栅绝缘层203的厚度。在本专利技术的实施例中，上述多晶硅层202中设置有源漏区2021 (2022)，源漏区之间设置有沟道区2023，由于本专利技术中位于栅极线204下方的栅绝缘层203的厚度大于暴露的栅绝缘层203的厚度，因此在进行离子掺杂于多晶硅层202中形成源漏区2021 (2022)的过程中降低了离子掺杂所需的剂量和能量，提高离子注入(Array doping)设备的产能，同时在后续的活化工艺中，由于减小了部分栅绝缘层的阻挡，活化的氢可更多的扩散至多晶硅层202和栅极线204界面，从而可以降低漏电流及改善其它电性。优选的，上述栅极线204的材质为金属Mo。在本专利技术一个优选的实施例中，上述源漏区离子注入工艺的能量为25?35KeV(例如25KeV、30KeV、32KeV或者35KeV等)，离子注入的剂量为2e14?4e141ns.cm 2 (例如 2e141ns.cm 2、2.5e141ns.cm 2、3e141ns.cm 2或者 4e 141ns.cm 2等)o在本专利技术一个优选的实施例中，采用硼离子进行上述源漏区离子注入工艺。在本专利技术一个优选的实施例中，上述半导体结构还包括:设置于半导体衬底200和多晶硅层202之间以将半导体衬底200和多晶硅层202予以隔离的缓冲层201。在本专利技术一个优选的实施例中，栅绝缘层203包括栅氧化层2032和氮化硅层2031，且栅氧化层2032覆盖多晶硅层202的上表面，氮化硅层2031位于栅极线204的下方，且氮化娃层2031的上表面完全被栅极线204覆盖，而栅氧化层2032的部分表面被暴露，优选的，栅氧化层2032的材质为氧化硅，在本专利技术的实施例中，氮化硅层2031的厚度大约为450埃，栅氧化层2032的厚度大约为700埃，即位于栅极线204下方的栅绝缘层203的厚度大约为1150埃(氮化硅层2031的厚度与栅氧化层2032的厚度之和)，而位于栅极线204两侧的暴露的栅绝缘层203 (即暴露的栅氧化层2032)的厚度大约为700埃，也即位于栅极线204下方的栅绝缘层203的厚度大于暴露的栅绝缘层203 (即栅氧化层2032)的厚度。实施例二:如图2a_2g所示，本实施例涉及一种半导体结构的制备方法，具体的，该方法包括:步骤SI，提供一半导体衬底100，优选的，该半导体衬底100为娃衬底；形成如图2a所示的结构。[004当前第1页1 2 本文档来自技高网...

【技术保护点】
一种半导体结构，其特征在于，应用于MOS器件的源漏区离子注入工艺中，所述半导体结构包括：半导体衬底；多晶硅层，设置于所述半导体衬底之上，且所述多晶硅层中形成有源漏区；栅绝缘层，覆盖所述多晶硅层的上表面；栅极线，设置于所述栅绝缘层之上；其中，位于所述栅极线下方的栅绝缘层的厚度大于暴露的栅绝缘层的厚度。

【技术特征摘要】

【专利技术属性】
技术研发人员：严晓龙，郝志强，林佳木，
申请(专利权)人：上海和辉光电有限公司，
类型：发明
国别省市：上海;31