半导体器件及其制作方法技术

本发明专利技术公开了一种半导体器件及其制作方法。该半导体器件包括：半导体衬底；掺杂阱，其形成在所述半导体衬底中且具有第一导电类型；隔离结构，其在所述掺杂阱内横向地将所述掺杂阱划分为第一区和第二区；环形掺杂区，其形成在所述第一区的横向边缘且具有与所述第一导电类型相反的第二导电类型；以及金属硅化物层，其形成在所述第一区对应的半导体衬底的表面上。本发明专利技术通过在有源区增加环形掺杂区，使得当施加反向偏压时在耗尽区形成了普通的PN结，该PN结将与肖特基二极管的结串联，因此，可以提高总的击穿电压。此外，还可以提高带带隧穿诱导的热电子效率，以有助于提高P型闪存的程序速度。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，特别涉及一种。
技术介绍
肖特基二极管通常应用于LDMOS器件的漏区中，其是由势垒产生的整流元件，其在半导体表面和该表面上的金属层之间的结处形成。与传统的P-N结二极管比较，肖特基二极管通常展现相对低的正向电压降和相对快的转换速度。现有的肖特基二极管是通过在N型掺杂阱的表面形成金属硅化物层来形成的。由于这种肖特基二极管的击穿电压与N型掺杂阱的掺杂浓度直接相关联，现有的对肖特基二极管的击穿电压进行微调的方法通常是对N型掺杂阱的掺杂浓度进行微调。但是，由于N型掺杂阱的掺杂浓度通常与肖特基二极管的其它电学性能有关，因此很难进行变型。因此，需要一种肖特基二极管及其制作方法，以至少在一定程度上解决现有技术中存在的问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。本专利技术提供一种半导体器件，包括:半导体衬底；掺杂阱，其形成在所述半导体衬底中且具有第一导电类型；隔离结构，其在所述掺杂阱内横向地将所述掺杂阱划分为第一区和第二区；环形掺杂区，其形成在所述第一区的横向边缘且具有与所述第一导电类型相反的第二导电类型；以及金属硅化物层，其形成在所述第一区对应的半导体衬底的表面上。优选地，所述半导体器件还包括:环形耗尽区，其在所述环形掺杂区的下方和内侧包围所述环形掺杂区。优选地，所述半导体衬底为P型半导体衬底。优选地，所述第一导电类型为N型，且所述第二导电类型为P型。优选地，所述环形掺杂区的掺杂浓度为IX 113-1X 1015atom/μ m2。优选地，所述金属硅化物层为镍、钴、钨、铬、钼、钛、钥、钯或其合金的硅化物。优选地，所述半导体器件还包括重掺杂区，所述重掺杂区位于所述第二区的表面处，所述重掺杂区具有所述第一导电类型。优选地，所述半导体器件还包括与所述环形掺杂区和所述重掺杂区电连接的导电插塞。本专利技术还提供一种半导体器件的制作方法，包括:提供半导体衬底；在所述半导体衬底中形成具有第一导电类型的掺杂阱，并形成将所述掺杂阱划分为第一区和第二区的隔离结构；在所述第一区的横向边缘执行第一掺杂工艺，所述第一掺杂工艺掺杂具有与所述第一导电类型相反的第二导电类型的导电离子，以形成环形掺杂区；以及在所述第一区对应的半导体衬底的表面上形成金属硅化物层。优选地，所述方法在形成所述隔离结构之后还包括:在所述第二区执行第二掺杂工艺，所述第二掺杂工艺掺杂具有所述第一导电类型的导电离子，以形成重掺杂区。本专利技术通过在有源区增加环形掺杂区，使得当施加反向偏压时在耗尽区形成了普通的PN结，该PN结将与肖特基二极管的结串联，因此，可以提高总的击穿电压。此外，还可以提高带带隧穿诱导的热电子效率(Band-to-Band Tunneling-1nduced Hot Electronefficiency),以有助于提高P型闪存的程序速度(Program Speed)。【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。在附图中，图1是根据本专利技术一个实施例的半导体器件的剖视图，其中该肖特基二极管未被施加偏压；图2是根据本专利技术一个实施例的半导体器件的剖视图，其中肖特基二极管被施加负偏压；图3是根据本专利技术一个实施例制作半导体器件的工艺流程图；以及图4A-4F是根据本专利技术一个实施例制作半导体器件的过程中各步骤获得的器件的剖视图。【具体实施方式】接下来，将结合附图更加完整地描述本专利技术，附图中示出了本专利技术的实施例。但是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其他元件或层时，其可以直接地在其他元件或层上、与之相邻、连接或耦合到其他元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其他元件或层时，则不存在居间的元件或层。根据本专利技术的一个方面，提供一种半导体器件。图1示出了该半导体器件的截面图。肖特基二极管是由势垒产生的整流元件，其在半导体表面和该表面上的金属层之间的结处形成。如图1所示，该半导体器件100包括半导体衬底110。该半导体衬底400可以是硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)中的至少一种。在半导体衬底110中形成有掺杂阱120。该掺杂阱120具有第一导电类型。下文中还将要涉及第二导电类型，第二导电类型与第一导电类型相反。应该指出，在该肖特基二极管100中，第一导电类型可以包括N型导电性，第二导电类型可以包括P型导电性。但是，备选地，第一导电类型可以包括P型导电性，第二导电类型可以包括N型导电性。所属
的技术人员将认识到，具有N型导电性的基于硅的半导体材料通常掺杂有N型掺杂剂(例如，V族掺杂剂，例如砷(As)、磷(P)或锑(Sb))。相反，具有P型导电性的基于硅的半导体材料通常掺杂有P型掺杂剂(例如，III族掺杂剂，例如硼(B)或铟(In))。具体地说，如图1所示，半导体衬底110可以包括体硅衬底，其具有不同于第一导电类型的第二导电类型。掺杂阱120可以包括阱区域(即，掺杂剂注入区域)，其形成在半导体衬底110中并具有第一导电类型。例如，半导体衬底110可以包括掺杂有相对低浓度的P型掺杂剂的P型硅衬底(即，P硅衬底)，掺杂阱120可以包括N型掺杂阱。可选地，半导体衬底110可以包括绝缘体上硅(SOI)晶片，掺杂阱120可以是在该SOI晶片的上层通过注入工艺来实现的。在该掺杂阱120中，隔离结构20a可以将掺杂阱120划分为第一区I和第二区II。第一区I为有源区，用于形成肖特基势垒，且第二区II用于形成欧姆接触区域。但第一区I和第二区II并非完全地电隔离，第一区I和第二区II内的载流子可以在隔离结构20a的下方在两个区之间移动。此外，半导体衬底110的表面还形成有隔离结构20b，其用于将该肖特基二极管100与周围的器件隔离开。隔离结构20a和20b例如可以包括传统的浅沟槽隔离(STI)结构。即，它可以包括相对浅的沟槽，其从半导体衬底110的顶表面垂直地延伸到半导体衬底110中，以使隔离结构20b界定了掺杂阱120的区域，而隔离结构20a在掺杂阱120内将其划分为第一区I和第二区II。该隔离结构20a可以被一种或多种隔离材料(例如，二氧化硅、氮化硅、氮氧化硅等)填充。环形掺杂区130形成在第一区I的横向边缘。环形掺杂区130具有与第一导电类型相反的第二导电类型(例如图1中所示的P型)。环形掺杂区130通常是相对的重掺杂。作为示例，环形掺杂区130的掺杂浓度可以为I X 113-本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，包括：半导体衬底；掺杂阱，其形成在所述半导体衬底中且具有第一导电类型；隔离结构，其在所述掺杂阱内横向地将所述掺杂阱划分为第一区和第二区；环形掺杂区，其形成在所述第一区的横向边缘且具有与所述第一导电类型相反的第二导电类型；以及金属硅化物层，其形成在所述第一区对应的半导体衬底的表面上。

【技术特征摘要】

【专利技术属性】
技术研发人员：吕瑞霖，辜良智，李由，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31