本发明专利技术公开了一种超级结碳化硅MOSFET器件及其制作方法，主要解决现有高压碳化硅MOSFET导通电阻较大的问题。该器件包括：源极（1）、栅极（2）、栅氧介质（3）、N型源区（4）、P阱区（5）、JEFT区（6）、P型外延柱区（7）、N-外延（8）、P型衬底柱区（9）、N+衬底（10）和漏极（11），其中在P阱的正下方的N+衬底与N-外延的部分分别设有P型外延柱区（7）和P型衬底柱区（9），本发明专利技术可以有效降低器件的导通电阻，同时改善器件体内的电场分布，提高器件的耐压。本发明专利技术器件具有击穿电压高，导通电阻低，开关速度快、开关损耗低等优点，同时制作工艺简单，易于实现，可用于电力电子变压器，新能源发电、光伏逆变器等领域。
【技术实现步骤摘要】
本专利技术涉及半导体器件及其制作方法，具体涉及一种超级结碳化硅MOSFET器件及其制作方法。
技术介绍
碳化硅(SiC)作为第三代半导体材料，具有禁带宽度大、热导率高、临界击穿电场高、电子的饱和漂移速度高等突出优点。与目前技术成熟的硅(Si)基电力电子器件相比，以SiC为代表的宽禁带半导体材料，特别适合制作大功率、高压、高温、抗辐照的电力电子器件。SiC电力电子器件在功率变换装置中的应用，将极大地提高现有能源的转换效率，不仅在传统工业领域，在基于电压源换流的柔性直流输电，太阳能、风能等新能源领域也能发挥重要作用。然而，虽然SiC MOSFET比传统Si基MOSFET具有更低的比导通电阻、高工作频率和高温工作稳定性等优点，但仍存在着导通电阻随耐压的2.5次方急剧上升的问题，使其在高压工作是导通损耗增大，限制了其高压应用。一般采取超接结构来减小器件的导通电阻。图1为传统碳化硅MOSFET结构，由于耐压越高，器件漂移区厚度越大，掺杂浓度越低，因此导通电阻越高，同时在P阱区的边缘由于曲率效应的影响电场分布比较集中；传统碳化硅超结MOSFET结构，需要多次刻蚀和外延，工艺实现比较困难，成本高。
技术实现思路
针对现有技术的不足，本专利技术的目的是提供一种超级结碳化硅MOSFET器件及其制作方法，本专利技术减小高压碳化硅MOSFET器件的导通电阻，降低器件损耗，同时改善器件体内电场分布，提高器件的击穿电压和可靠性。本专利技术的目的是采用下述技术方案实现的:本专利技术提供一种超级结碳化硅MOSFET器件，所述器件包括源极1、栅极2、栅氧介质3、N型源区4、P阱区5、JEFT区6、N-外延8、N+衬底10和漏极11，所述漏极11设置在N+衬底10的背面，所述N-外延8设置于N+衬底10的正面，所述JEFT区6设置于N-外延8的中间区域，所述P阱区5对称设置于N-外延8的两侧；所述N型源区4设置于P阱区5的一角，所述P阱区5包围N型源区4 ;所述栅氧介质3设置于N-外延8的正面，在所述栅氧介质3上沉积有栅极2 ;所述源极I设置于N型源区4的上表面；其改进之处在于，在N-外延8和N+衬底10的两侧，且在P阱区5的下方，分别设有P型外延柱区7和P型衬底柱区9，P型外延柱区7和P型衬底柱区9，P型外延柱区7和P型衬底柱区9均通过离子注入实现，用于降低器件导通电阻，改善器件体内电场分布，提高器件击穿电压，并且避免二次外延以及刻蚀工艺带来的器件损伤，简化制造工艺。进一步地，所述P型外延柱区7设置在P型衬底柱区9的正下方。进一步地，所述P型外延柱区7与P型衬底柱区9的横向宽度相等，且等于P阱区5的宽度。 进一步地，所述P型外延柱区7与P型衬底柱区9均通过离子注入工艺实现，厚度为0.8μηι至2μηι,掺杂浓度为lel7至lel9cm_3。进一步地，所述栅极2为多晶硅栅极；所述源极I和漏极11上淀积Al\Ni\TI合金，作为源极I和漏极11的金属层。本专利技术还提供一种超级结碳化硅MOSFET器件的制作方法，其改进之处在于，所述制作方法包括如下步骤:A、在碳化硅N+衬底10的正面上离子注入深度0.2 μ m_2 μ m、铝离子掺杂浓度为lel5至lel6cnT3的P型衬底柱区9 ；B、在碳化硅N+衬底10的正面上外延一层厚度为10 μ m、掺杂浓度为lel5至lel6cm 3的N-外延层8 ；C、在碳化硅N-外延8的正面上离子注入深度0.2 μ m-2 μ m、铝离子掺杂浓度为lel5至lel6cnT3的P型外延柱区7 ；D、在N-外延层8的中间区域离子注入深度为0.2 μ m-2 μ m，氮离子掺杂浓度为lel7cnT3 的 N 型 JEFT 区 6 ；E、在P阱区5离子注入深度为0.2 μ m-0.5 μ m，氮离子掺杂浓度为lel9cm_3至le20cm_3的N型源区4;F、在碳化硅N-外延8的正面上采用氢氧合成工艺氧化一层50nm厚的栅氧介质3 ；G、在栅氧介质3层上面用化学气相淀积的方法淀积一层150nm厚的多晶硅栅极2 ；H、在源级I以及碳化硅背面的漏极11淀积Al\Ni\TI合金，作为源极I和漏极11的金属层。进一步地，所述步骤A中，所涉及的离子注入，铝离子的注入能量为30keV至800keV，铝离子注入温度为650摄氏度，激活退火温度大于1780摄氏度。进一步地，所述步骤D中，所涉及的离子注入，氮离子注入温度为650摄氏度，激活退火温度大于1780摄氏度。进一步地，所述步骤F中，所涉及的氧化温度为1150度，在氩气Ar中退火30分钟，再在一氧化氮NO中退火2小时。进一步地，所述步骤G中，所述多晶硅，采用LPCVD的沉积方式，在LPCVD设备上600摄氏度淀积50分钟。进一步地，所述步骤H中，所涉及的Al\Ni\Ti合金，厚度分别为300nm\200nm\50nm,在650摄氏度温度下退火形成欧姆接触。与现有技术比，本专利技术达到的有益效果是:1、本专利技术由于在碳化硅衬底和碳化硅外延两个部分引入垂直对应的P型柱区，使得器件导通电阻降低，同时使器件原本集中的电场分布更为均匀，提高了器件的可靠性。2、本专利技术相比于其他超结的方法，制作工艺简单，避免了多次外延和刻蚀造成器件缺陷以及晶格损伤等缺点。【附图说明】图1是传统VDM0SFET器件结构示意图；图2是本专利技术提供的超级结碳化硅MOSFET器件结构示意图；其中:1_源极、2_栅极、3-栅氧介质、4-N型源区、5-P阱区、6-JEFT区、7-P型外延柱区、8-N-外延、9-P型衬底柱区、1-N+衬底、11-漏极。【具体实施方式】下面结合附图对本专利技术的【具体实施方式】作进一步的详细说明。本专利技术提供的超级结碳化硅MOSFET器件结构示意图如图2所示，所述器件包括源极1、栅极2、栅氧介质3、N型源区4、P阱区5、JEFT区6、N-外延8、N+衬底10和漏极11，所述漏极11设置在N+衬底10的背面，所述N-外延8设置于N+衬底10的正面，所述JEFT区6设置于N-外延8的中间区域，所述P阱区5对称设置于N-外延8的两侧；所述N型源区4设置于P阱区5的一角，所述P阱区5包围N型源区4 ;所述栅氧介质3设置于N-外延8的正面，在所述栅氧介质3上沉积有栅极2 ;所述源极I设置于N型源区4的上表面；在N-外延8和N+衬底10的两侧，且在P阱区5的下方，分别设有P型外延柱区7和P型衬底柱区9，P型外延柱区7和P型衬底柱区9，P型外延柱区7和P型衬底柱区9均通过离子注入实现，用于降低器件导通电阻，改善器件体内电场分布，提高器件击穿电压，并且避免二次外延以及刻蚀工艺带来的器件损伤，简化制造工艺。P型外延柱区7设置在P型衬底柱区9的正下方。P型外延柱区7与P型衬底柱区9的横向宽度相等，且等于P阱区5的宽度。P型外延柱区7与P型衬底柱区9均通过离子注入工艺实现，厚度为0.8 μ m至2 μ m,掺杂浓度为lel7至lel9cm_3。栅极2为多晶硅栅极；所述源极I和漏极11上淀积Al\Ni\TI合金，作为源极I和漏极11的金属层。[003当前第1页1 2 本文档来自技高网...
【技术保护点】
一种超级结碳化硅MOSFET器件，所述器件包括源极（1）、栅极（2）、栅氧介质（3）、N型源区（4）、P阱区（5）、JEFT区（6）、N‑外延（8）、N+衬底（10）和漏极（11），所述漏极（11）设置在N+衬底（10）的背面，所述N‑外延（8）设置于N+衬底（10）的正面，所述JEFT区（6）设置于N‑外延（8）的中间区域，所述P阱区（5）对称设置于N‑外延（8）的两侧；所述N型源区（4）设置于P阱区（5）的一角，所述P阱区（5）包围N型源区（4）；所述栅氧介质（3）设置于N‑外延（8）的正面，在所述栅氧介质（3）上沉积有栅极（2）；所述源极（1）设置于N型源区（4）的上表面；其特征在于，在N‑外延（8）和N+衬底（10）的两侧，且在P阱区（5）的下方，分别设有P型外延柱区（7）和P型衬底柱区（9），P型外延柱区（7）和P型衬底柱区（9），P型外延柱区（7）和P型衬底柱区（9）均通过离子注入实现，用于降低器件导通电阻，改善器件体内电场分布，提高器件击穿电压，并且避免二次外延以及刻蚀工艺带来的器件损伤，简化制造工艺。
【技术特征摘要】
【专利技术属性】
技术研发人员：杨霏，吴昊，于坤山，
申请(专利权)人：国家电网公司，国网智能电网研究院，
类型：发明
国别省市：北京;11
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