一种碳化硅MOS器件及其制造方法技术

本发明专利技术提供了一种碳化硅MOS器件及其制造方法，本发明专利技术在干法刻蚀后形成的粗糙度较大的栅槽内表面完全外延一层P

【技术实现步骤摘要】
【专利摘要】本专利技术提供了一种新型的碳化硅MOS器件及其制造方法，本专利技术在干法刻蚀后形成的粗糙度较大的栅槽内表面外延一层P－外延层，由于外延层之后的P－外延层的表面粗糙度较低，所以导电沟道中载流子碰撞或散射几率会降低，从而提高碳化硅MOS器件反型沟道载流子迁移率，达到降低器件导通电阻的目的。【专利说明】一种新型碳化硅MOS器件及其制造方法
本专利技术涉及电子电路
，尤其涉及一种新型碳化硅M0S器件及其制造方法。
技术介绍
现有技术形成的碳化硅槽栅功率M0S器件使用干法刻蚀栅槽。刻蚀后的栅槽侧壁和底部表面粗糙度较大，碳化硅槽栅功率M0S器件工作时栅槽侧壁，作为器件的导电沟道，导电沟道表面粗糙度较高，会使器件通过反型沟道层载流子离子碰撞的几率较大，离子散射现象加剧，致使碳化硅槽栅功率M0S器件沟道电子迁移率极低。 因此现在需要一种新型的碳化硅M0S器件，以降低导电沟道表面粗糙度、从而降低导电沟道中载流子碰撞或散射几率。
技术实现思路
本专利技术提供了一种新型碳化硅M0S器件及其制造方法，本专利技术能够降低导电沟道表面粗糙度、从而降低导电沟道中载流子碰撞或散射几率。 为了实现上述目的，本专利技术提供了以下内容: 一种新型碳化硅M0S器件，包括: SiC衬底、设置于所述SiC衬底上方的N—外延层、设置于所述N—外延层上方的P+外延层、设置于所述P+外延层上方的N+外延层、贯穿所述N+外延层和P+外延层并嵌入N —外延层的栅槽、设置于栅槽上方的Si02氧化层、设置于Si02氧化层上方的栅极，设置于N+外延层上方的源极，设置于SiC衬底下方的漏极，以及在所述栅槽的内表面外延的P—外延层。 优选的，所述P 一夕卜延层的厚度为0.01?0.lum。 优选的，所述P —外延层掺杂浓度为1 X 1016cm_3?1 X 1017cm_3。 优选的，所述P—外延层的掺杂介质为铝或硼。 一种新型碳化硅M0S器件的制造方法，包括: 在SiC衬底上外延N 一外延层； 在所述N 一外延层(7)上外延P+外延层； 在所述P+外延层上外延的N+外延层； 干法刻蚀所述N—外延层、P+外延层和N+外延层形成栅槽； 在栅槽内表面外延P外延层； 在所述P —外延层热氧化Si02氧化层； 在Si02氧化层上方淀积多晶硅覆盖栅槽内部形成栅极； 在N+外延层上方构建源极； 在SiC衬底下方构建的漏极。 优选的，所述在SiC衬底上外延N—外延层具体包括:在SiC衬底上外延掺杂浓度为1 X 1015cm 3?1 X 1016cm 3,生长厚度为5?35um的N外延层； 所述在所述N—外延层上外延P+外延层具体包括:在N—外延层上外延掺杂浓度为1 X 1018cm 3?5 X 1018cm 3,生长厚度为0.5?2um的P+外延层； 所述在所述P+外延层上外延的N+外延层具体包括:在P+外延层上外延掺杂浓度为1 X 1019cm 3?5 X 1019cm 3,生长厚度为0.2?0.3um的N+外延层。 优选的，所述在栅槽内表面外延P—外延层具体包括: 在栅槽的内表面外延一层掺杂浓度为lX1016cm_3?1 X 1017cm_3、厚度为0.01?0.lum的P—外延层。 优选的，所述在所述P—外延层热氧化Si02氧化层具体包括: 在高温氧化炉中1200°C?1350°C温度下干氧热氧化在栅槽侧壁上生长20?60nmSi02氧化层。 优选的，所述在Si02氧化层上方淀积多晶硅覆盖栅槽内部形成栅极具体包括: 在Si02氧化层上采用低压化学气相淀积法淀积掺杂浓度为1 X 1020cm-3?3X1020cm-3的多晶硅覆盖器件栅槽，将多晶硅作为栅极。 优选的，在N+外延层上方构建源极和在SiC衬底下方构建的漏极具体包括: 在N+外延层上方和SiC衬底背面淀积30?lOOnm Ti和100?300nm A1合金，作为欧姆接触金属，并在800°C?1000°C氮气氛围中退火2?5min形成欧姆接触，形成源极和漏极。 本专利技术提供了一种新型的碳化硅M0S器件及其制造方法，本专利技术在干法刻蚀后形成的粗糙度较大的栅槽内表面外延一层P—外延层，由于外延层之后的P—外延层的表面粗糙度较低，所以导电沟道中载流子碰撞或散射几率会降低，从而提高碳化硅M0S器件反型沟道载流子迁移率，达到降低器件导通电阻的目的。 【专利附图】【附图说明】 为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。 图1为本专利技术实施例公开的一种新型的碳化硅M0S器件的结构示意图； 图2为本专利技术实施例公开的一种新型的碳化硅M0S器件的导电时的结构示意图； 图3为本专利技术实施例公开的一种新型的碳化硅M0S器件制造方法的流程图； 图4a_4h为本专利技术实施例公开的与新型的碳化硅M0S器件制造方法对应的结构示意图。 【具体实施方式】 下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。 如图1所示，本专利技术提供了一种新型碳化硅M0S器件，包括:SiC衬底8、设置于所述SiC衬底8上方的N—外延层7、设置于所述N—外延层7上方的P+外延层6、设置于所述P+外延层6上方的N+外延层5、贯穿所述N+外延层5和P+外延层6并嵌入N—外延层7的栅槽、设置于栅槽上方的Si02氧化层2、设置于Si02氧化层2上方的栅极1，设置于N+外延层5上方的源极4，设置于SiC衬底8下方的漏极9，此外，在所述栅槽的内表面外延有P 一外延层3。 优选的，所述P—外延层3的厚度为0.01?0.lum，所述P—外延层3掺杂浓度为1 X 1016cm_3?1 X 1017cm_3，所述P —外延层3的掺杂介质为铝，当然掺杂介质还可以是其他三价元素，例如:硼。 本专利技术提出新型碳化硅M0S器件，在干法刻蚀后形成的粗糙度较大的栅槽内表面外延一层P—外延层，由于外延层之后的P—外延层的表面粗糙度较低，所以导电沟道中载流子碰撞或散射几率会降低，从而提高碳化硅M0S器件反型沟道载流子迁移率，达到降低器件导通电阻的目的。 新型碳化硅M0S器件导通原理:在栅极1加正电压Ues，栅极Si02介质是绝缘的，所以不会有栅极1电流流过，但栅极1的正电压会将其下面P—外延层3中的空穴推开，而将P+外延层6和N—外延层7中的电子吸引到P—外延层3,当UGS大于开启电压或阈值电压时，P —外延层3的电子浓度将超过空穴浓度，使P —外延层3反型成N型而成为N型反型层3’，该反型层形成N沟道而使PN结消失，漏极9和源极4导电。如图2所示为漏极9和源极4导电时的电流方向示意图。 为了使上述新型碳化硅M0S器件投产使用，本专利技术还提供了一种新型碳化硅M0S器件的制造方法，如本文档来自技高网...

【技术保护点】
一种新型碳化硅MOS器件，其特征在于，包括：SiC衬底(8)、设置于所述SiC衬底(8)上方的N－外延层(7)、设置于所述N－外延层(7)上方的P+外延层(6)、设置于所述P+外延层(6)上方的N+外延层(5)、贯穿所述N+外延层(5)和P+外延层(6)并嵌入N－外延层(7)的栅槽、设置于栅槽上方的SiO2氧化层(2)、设置于SiO2氧化层(2)上方的栅极(1)，设置于N+外延层(5)上方的源极(4)，设置于SiC衬底(8)下方的漏极(9)，以及在所述栅槽的内表面外延的P－外延层(3)。

【技术特征摘要】

【专利技术属性】
技术研发人员：赵艳黎，刘可安，李诚瞻，高云斌，蒋华平，吴佳，丁荣军，
申请(专利权)人：株洲南车时代电气股份有限公司，
类型：发明
国别省市：湖南;43