用于数据总线的串扰感知编码制造技术

本文描述了用于对数据进行编码的技术。根据本技术的一种设备的例子包括耦合到多个数字输入的信令模块。该信令模块用于对在多个数字输入处接收的数据进行编码，以生成经编码的数据。基于经编码的数据，信令模块可以驱动在总线的多个信号线上的线电压。多个线电压中的每一个对应于在多个数字输入处接收的数据的加权和。

【技术实现步骤摘要】
【国外来华专利技术】用于数据总线的串扰感知编码
一般而言，本公开涉及用于减少计算设备中的信号线之间的串扰的技术。更具体而言，本公开描述了减少在数据总线的信号线之间的串扰的编码技术。
技术介绍
现代计算设备继续将越来越多的组件并入到更小的设备机箱。由于机箱体积减少，组件之间的数据总线的布线密度增加，这导致数据总线的信号线之间的串扰噪声相应增加。串扰倾向于降低总线性能，这倾向于限制了数据总线可以在组件之间成功传送数据的数据速率。降低数据总线中的串扰的一种方法是增加信号线间距，这就限制了可实现的微型化程度。附图说明图1是具有降低串扰的信令模块的计算机系统示例的框图。图2是示出了在总线的驱动和接收端的一对信令模块示例的框图。图3是由编码器使用的编码过程的图。图4是由解码器使用的解码过程的图图5是由N-输入编码器使用的编码矩阵W，其中N对应于由编码器控制的信号线的数量。图6是用于四输入编码器的编码矩阵的示例。图7是由N-输入编码器使用的解码矩阵，I，其中N对应于耦合到解码器的信号线的数目。图8是用于四输入解码器的编码矩阵的示例。图9A-D是表示了由一对信令模块实现的编码和解码过程的仿真的图示。图10A和10B是示出了由对二进制数据的单比特进行编码的四输入编码器执行的编码过程的结果的图示。图11A和11B是示出了通过本文描述的技术所提供的改进的串扰减少的眼图。图12A和12B是具有信号线宽30微米和线间距为10微米的16GT/s总线的仿真眼图，其示出了由本文描述的技术提供的改进的串扰减少。图13A和13B是具有信号线宽30微米和线间距10微米的24GT/s总线的仿真眼图，其示出了由本文描述的技术提供的改进的串扰减少。图14是概括了编码和解码数据的方法的过程流程图。具体实施方式本文中公开的主题涉及用于在数字系统中的组件之间发送信息的信号发送技术，例如，例如主板上的存储器总线之类的。这些组件中的每一个可以包括具有编码块的输入/输出(I/O)发送器和具有解码块的I/O接收器。对在组件之间发送的数据进行编码和解码，使得串扰的负面影响被去除，且信号质量得到提高。本文所公开的信号发送技术对封装、印刷电路板(PCB)、多芯片模块(MCMS)和多芯片封装(MCP)上的布线密度和总线速度提供了显著地增加。增加布线密度和总线速度使更多的功能能够被设计成更小的体积，并有助于根据摩尔定律实现计算机性能的调节。在以下的描述和权利要求中，可以使用术语“耦合”和“连接”，以及它们的衍生词。应当理解的是，这些术语并不旨在作为彼此的同义词。相反，在具体实施方案中，“连接”可以用于指示两个或更多元件彼此直接物理或电接触。“耦合”可以意味着两个或更多元件直接物理或电接触。然而，“耦合”还可以意味着两个或更多元件相互不直接接触，但仍相互协作或交互。图1是具有降低串扰的信令模块的计算机系统的例子的框图。计算系统100可以是，例如，移动电话，膝上型电脑，超级本，台式计算机，服务器，或平板计算机等等。计算系统100可以包括：处理器102，其适于执行存储的指令，以及存储器设备104，其存储由处理器102执行的指令。处理器102可以是单核处理器，多核处理器，计算集群，或任何数量的其它配置。处理器102可被实现为复杂指令集计算机(CISC)或精简指令集计算机(RISC)处理器，x86指令集兼容的处理器，多核，或任何其它微处理器或中央处理单元(CPU)。在一些实施例中，处理器102包括双核处理器，双核移动处理器等。存储器设备104可以包括随机存取存储器(例如，SRAM、DRAM、零电容RAM、SONOS、eDRAM、EDORAM、DDRRAM、RRAM、PRAM等)、只读存储器(例如，掩模ROM、PROM、EPRON、EEPROM等)、闪存，或任何其它合适的存储器系统。存储器设备104可以被用于存储计算机可读指令，上述计算机可读指令当由处理器执行时，指导处理器根据本文描述的实施例执行各种操作。计算系统100还可以包括：图形处理器106，其处理计算机生成的图形。图形处理器106被配置为处理与要发送到显示器(未示出)的图形的生成有关的存储器。显示器可以是在外部连接到计算系统100的计算系统100的内置元件。计算系统100还可以包括用于连接和控制诸如网络接口控制器、存储器存储设备、用户输入设备等的另外的I/O设备(未示出)的I/O集线器108。耦合到I/O集线器108的I/O设备可以是计算系统100的内置组件，或者可以是在外部连接到计算系统100的设备。计算系统100还可以包括：存储器控制器中心110，其处理在处理器102、存储器104、图形处理器106和I/O集线器110之间的通信。在计算系统100的各种的组件之间的通信可以通过各种数据总线来执行。例如，图形处理器106可以通过图形总线112耦合到存储器控制器110。存储器104可通过存储器总线114耦合到存储器控制器110。处理器102和存储器控制器110之间的数据总线可被称为前侧总线116。在存储器控制器110和I/O集线器之间的数据总线可以被称为内部总线118。在一些实施例中，处理器102、图形处理器106，存储器设备104、存储器控制器110和I/O集线器108可以是耦合到主板的单独的集成电路芯片。在一些实施例中，处理器102、图形处理器106、存储器设备104、存储器控制器110和I/O集线器108中的一个或多个可以被包含于多芯片模块(MCM)、多芯片封装(MCP)或片上系统(SOC)中。根据特定实施方式的设计考虑，总线112、114、116、118中的一个或多个的信号线可以至少部分地布置在一个或多个电路板上。计算系统100还包括信令模块120，其促进在耦合到各自总线的组件之间的数字通信。每个信令模块120接收数字信号，并生成在各种总线的信号线上传播的电压信号。如下文进一步解释的，电压信号由信令模块以减少数据总线的信号线之间串扰的影响的方式进行编码。相应的信令模块120可被耦合到计算设备100的任何组件或包含于计算设备100的任何组件中，上述计算设备100通过使用单端通信的数据总线发送数据。例如，信令模块可以被包含在处理器102、图形处理器106、存储器设备104、存储器控制器110和I/O集线器108等中。应该理解的是，图1的框图并不旨在表示计算系统100要包括图1中所示出所有的组件。而是，计算系统100可以包括比图1中的组件更少的组件或图1中未示出的另外的组件。此外，这些组件可根据任何合适的系统架构而相互耦合，上述合适的系统架构包括在图1中示出的系统架构或使用数据总线以促进组件之间的单端通信的任何其它合适的系统架构。例如，本专利技术的技术的实施例也可以由任何合适的电子设备实现，包括超压缩尺寸设备，如片上芯片(SOC)和多芯片模块。其也可以被用在用于运送数字信息从一个点到另一个点的计算机的内部或外部的任何电缆。例如，本专利技术的技术的实施例可以用来连接磁盘驱动。图2是示出了在总线上的驱动和接收端的一对信令模块的例子的框图。具体地，图2示出了通过包含N条信号线的数据总线200通信地耦合的两个信令模块120，其中N可以是任何合适的数目，包括但不限于2、4、16、32、64或128。在一些实施例中，信号线是至少部分布置在电路本文档来自技高网...

【技术保护点】
一种集成电路芯片，包括：信令模块，其耦合到多个数字输入，所述信令模块用于：对在所述多个数字输入处接收的数据进行编码，以生成经编码的数据；以及基于所述经编码的数据，来驱动总线的多个信号线上的线电压或电流，其中，所述多个线电压中的每一个线电压与在所述多个数字输入处接收的所述数据的加权和相对应。

【技术特征摘要】
【国外来华专利技术】2012.12.26 US 13/726,7481.一种集成电路芯片，包括：信令模块，其耦合到多个数字输入，所述信令模块用于：对在所述多个数字输入处接收的数据进行编码，以生成经编码的数据，其中，对所述数据进行编码包括至少部分地基于编码矩阵来对所述数据进行加权，其中，所述编码矩阵的任意两列之间的点积为零，并且所述编码矩阵的每一列的平方和为非零；以及基于所述经编码的数据，来驱动总线的多个信号线上的线电压或电流，其中，多个线电压中的每一个线电压与在所述多个数字输入处接收的所述数据的加权和相对应。2.根据权利要求1所述的集成电路芯片，其中，所述信令模块包括耦合到所述总线的所述多个信号线的解码器，所述解码器通过所述总线耦合到第二信令模块的第二编码器，并对从所述第二编码器接收的信号数据进行解码。3.根据权利要求2所述的集成电路芯片，其中，所述解码器使用解码矩阵对所述信号数据进行解码，其中所述解码矩阵是所述编码矩阵的转置矩阵。4.根据权利要求1所述的集成电路芯片，其中，所述集成电路芯片是数字系统的中央处理单元、微控制器、IO集线器、芯片集、存储器控制器中心MCH。5.根据权利要求1所述的集成电路芯片，其中所述集成电路芯片是图形处理器。6.一种电子设备，包括：总线，其包含多个信号线；第一信令模块，其耦合到多个数字输入，所述第一信令模块用于对在所述多个数字输入处接收的数据进行编码，并驱动在所述总线的所述多个信号线上的多个信号，其中，对所述数据进行编码包括至少部分地基于编码矩阵来对所述数据进行加权，其中，所述编码矩阵的任意两列之间的点积为零，并且所述编码矩阵的每一列的平方和为非零，并且其中，所述多个信号中的每一个信号与在所述多个数字输入处接收的所述数据的加权和相对应；第二信令模块，其耦合到所述总线的所述多个信号线，所述第二信令模块用于对通过所述总线接收的所述多个信号进行解码，并生成对应的多个数字输出，其中，所述多个数字输出的值与所述多个数字输入的值相等。7.根据权利要求6所述的电子设备，其中，所述第二信令模块包括耦合到所述总线的所述多个信号线的解码器，所述解码器使用解码矩阵来对通过所述总线接收的所述多个信号进行解码，其中所述解码矩阵是所述编码矩阵的转置矩阵或逆矩阵。8.根据权利要求6所述的电子设备，其中，所述电子设备是平板电脑、超级本、台式机或服务器。9.根据权利要求6所述的电子设备，其中，所述电子设备是移动电话。10.根据权利要求6所述的电子设备，其中，所述总线的所述多个信号线之间的线间距小于20微米。11.根据权利要求6所述的电子设备，其中，所述总线的带宽密度大于每秒每平方米16千兆传输。12.一种电子设备，包括：用于并行接收多个数据比特的逻辑单元，其中，每个数据比特对应于不同的数据流，并且所述多个数据比特包括第一数据比特；用于对所述数据比特中的每一个数据比特进行加权，以生成加权数据的逻辑单元，其中，对所述数据比特中的每一个...

【专利技术属性】
技术研发人员：S·H·霍尔，C·斯里拉玛，J·A·米克斯，M·W·莱蒂格，J·A·桑切斯桑切斯，O·B·奥卢瓦费米，P·G·休雷，M·C·福尔克纳，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US