替换栅极纳米线器件制造技术

本发明专利技术提供了一种晶体管器件和形成场效应晶体管器件的方法。示例性晶体管器件包括半导体衬底和器件层。器件层包括通过沟道区连接的源极区和漏极区，沟道区包括纳米线的一部分。通过在半导体衬底上方提供牺牲层来形成沟道区。纳米线形成在牺牲层上方，且蚀刻牺牲层。蚀刻对牺牲层具有选择性以防止去除纳米线，且蚀刻导致纳米线的该部分悬于半导体衬底上方。形成环绕纳米线的至少一部分的栅极区。以共形的方式将栅极区沉积在该部分的所有侧上方，并且该部分不再悬于半导体衬底上方。

【技术实现步骤摘要】

本专利技术中描述的技术通常涉及基于纳米线的器件，且更具体地涉及基于纳米线的场效应晶体管(FET)及其制造技术。
技术介绍
栅绕式(GAA)纳米线沟道场效应晶体管(FET)可以使部件缩放超过目前的平面互补金属氧化物半导体(CMOS)技术。由于纳米线沟道FET的静电特性可以超过传统FET器件，因此所以人们也开始对其感兴趣。纳米线沟道FET的制造可以包括产生一批纳米线且将它们放置在期望的位置(例如，自底向上法)或可以包括各种光刻图案化过程(例如，自顶向下法)。
技术实现思路
为了解决现有技术中的问题，本专利技术提供了一种用于形成纳米线场效应晶体管(FET)器件的方法，所述方法包括:在半导体衬底上方提供牺牲层；通过外延工艺在所述牺牲层上方形成纳米线；形成围绕所述纳米线的至少一部分的伪栅极，其中，所述纳米线的所述部分包括横向纳米线FET的沟道区，所述沟道区连接所述FET的源极和漏极区；以及使用替换栅极替换所述伪栅极，其中，所述替换包括:去除所述伪栅极以暴露所述部分和所述部分下面的所述牺牲层，在去除所述伪栅极之后蚀刻所述牺牲层，所述蚀刻对所述牺牲层具有选择性以防止去除所述纳米线，并且所述蚀刻导致所述纳米线的所述部分悬于所述半导体衬底上方，以及形成至少环绕所述纳米线的所述部分的所述替换栅极，其中，所述替换栅极沉积在所述部分的所有侧上方，使得所述部分不再悬于所述半导体衬底上方。在上述方法中，其中，所述横向纳米线FET是栅绕式(GAA) FET，并且其中，所述替换栅极将所述沟道区与所述半导体衬底或介于所述沟道区和所述半导体衬底之间的其他层电隔尚。在上述方法中，进一步包括:在所述半导体衬底上方提供缓冲层，所述缓冲层介于所述半导体衬底和所述牺牲层之间；以及使用所述外延工艺生长所述牺牲层、所述纳米线和所述缓冲层，其中，所述牺牲层、所述纳米线和所述缓冲层生长在鳍结构中。在上述方法中，其中，在去除所述伪栅极之后蚀刻所述牺牲层包括:通过蚀刻剂蚀刻位于所述沟道区下方的所述牺牲层的第一部分，其中，去除所述伪栅极将所述牺牲层的所述第一部分暴露于所述蚀刻剂；以及通过所述蚀刻剂蚀刻位于所述源极区或所述漏极区下方的所述牺牲层的第二部分，其中，蚀刻所述第二部分包括在所述源极区或所述漏极区下方蚀刻截切。在上述方法中，其中，在去除所述伪栅极之后蚀刻所述牺牲层包括:通过蚀刻剂蚀刻位于所述沟道区下方的所述牺牲层的第一部分，其中，去除所述伪栅极将所述牺牲层的所述第一部分暴露于所述蚀刻剂；以及通过所述蚀刻剂蚀刻位于所述源极区或所述漏极区下方的所述牺牲层的第二部分，其中，蚀刻所述第二部分包括在所述源极区或所述漏极区下方蚀刻截切；基于在蚀刻所述牺牲层中使用的时间量确定在所述源极区或所述漏极区下方延伸的所述蚀刻截切的距离L。在上述方法中，其中，在去除所述伪栅极之后蚀刻所述牺牲层包括:通过蚀刻剂蚀刻位于所述沟道区下方的所述牺牲层的第一部分，其中，去除所述伪栅极将所述牺牲层的所述第一部分暴露于所述蚀刻剂；以及通过所述蚀刻剂蚀刻位于所述源极区或所述漏极区下方的所述牺牲层的第二部分，其中，蚀刻所述第二部分包括在所述源极区或所述漏极区下方蚀刻截切；基于在蚀刻所述牺牲层中使用的时间量确定在所述源极区或所述漏极区下方延伸的所述蚀刻截切的距离L ;进一步包括:在所述半导体衬底上方提供缓冲层，所述缓冲层介于所述半导体衬底和所述牺牲层之间，其中，所述距离L确定所述源极区或所述漏极区与所述缓冲层电隔离的程度。在上述方法中，其中，在去除所述伪栅极之后蚀刻所述牺牲层包括:通过蚀刻剂蚀刻位于所述沟道区下方的所述牺牲层的第一部分，其中，去除所述伪栅极将所述牺牲层的所述第一部分暴露于所述蚀刻剂；以及通过所述蚀刻剂蚀刻位于所述源极区或所述漏极区下方的所述牺牲层的第二部分，其中，蚀刻所述第二部分包括在所述源极区或所述漏极区下方蚀刻截切；基于在蚀刻所述牺牲层中使用的时间量确定在所述源极区或所述漏极区下方延伸的所述蚀刻截切的距离L ;进一步包括:在所述半导体衬底上方提供缓冲层，所述缓冲层介于所述半导体衬底和所述牺牲层之间，其中，基于所述距离L确定流过所述缓冲层的位于所述源极区和所述漏极区之间的漏电流的量。在上述方法中，其中，所述替换栅极包括i)沉积在所述纳米线的所述部分上方的高k介电层，及ii)沉积在所述高k介电层上方的金属层；以及其中，使用原子层沉积(ALD)工艺沉积所述高k介电层和所述金属层。在上述方法中，其中，所述替换栅极包括i)沉积在所述纳米线的所述部分上方的高k介电层，及ii)沉积在所述高k介电层上方的金属层；以及其中，使用原子层沉积(ALD)工艺沉积所述高k介电层和所述金属层；还包括:在所述半导体衬底上方提供缓冲层，所述缓冲层介于所述半导体衬底和所述牺牲层之间，其中，t sa。小于(2*t hk)，其中，t sa。是所述牺牲层的厚度，且t j是所述高k介电层的厚度，其中，所述高k介电层沉积在所述部分的所有侧上方，其中，所述金属层未沉积在所述部分的所有侧上方，以及其中，所述沟道区通过所述高k介电层与所述缓冲层电隔离。在上述方法中，其中，通过第二外延工艺提供所述牺牲层，并且其中，所述牺牲层包括II1-V族半导体材料。在上述方法中，其中，通过第二外延工艺提供所述牺牲层，并且其中，所述牺牲层包括II1-V族半导体材料；所述II1-V族半导体材料是InP、GaSb、InxAlhAsaiAsxSlvx或I HxGil1-xASy Sb I—y °在上述方法中，其中，通过第二外延工艺提供所述牺牲层，并且其中，所述牺牲层包括IV族半导体材料。在上述方法中，其中，通过第二外延工艺提供所述牺牲层，并且其中，所述牺牲层包括IV族半导体材料；所述IV族半导体材料是AlAsxPh或Ge。在上述方法中，其中，所述半导体衬底是硅衬底并且所述纳米线包括非硅半导体材料。在上述方法中，其中，所述半导体衬底是硅衬底并且所述纳米线包括非硅半导体材料；所述非硅半导体材料是II1-V族半导体材料。在上述方法中，其中，所述半导体衬底是硅衬底并且所述纳米线包括非硅半导体材料；所述非硅半导体材料是II1-V族半导体材料；所述II1-V族半导体材料是InAs、InxGa1^As > InSb、InAsxSb1^ 或 InxGahSb。在上述方法中，其中，所述半导体衬底是硅衬底并且所述纳米线包括非硅半导体材料；所述非硅半导体材料是IV族半导体材料。在上述方法中，其中，所述半导体衬底是硅衬底并且所述纳米线包括非硅半导体材料；所述非硅半导体材料是IV族半导体材料；所述IV族半导体材料是SixGeh或Ge。根据本专利技术的另一个方面，提供了一种晶体管器件，包括:半导体衬底；器件层，包括源极区和漏极区，所述源极区和所述漏极区通过沟道区连接，所述沟道区包括纳米线的至少一部分，其中，所述沟道区形成在缓冲层上方；栅极区，环绕所述纳米线的所述至少一部分；以及距离L，位于所述源极区或所述漏极区下方，其中，OLsai,使得位于所述源极区或所述漏极区与所述缓冲层之间的潜在势垒高于所述晶体管器件的操作电压。根据本专利技术的又一个方面，提供了一种晶体管器件，包括:半导体衬底；器件层，包括源极区和漏极区，所述源极区和所述漏极区通过沟道区连接，所述沟道区包本文档来自技高网...

【技术保护点】
一种用于形成纳米线场效应晶体管(FET)器件的方法，所述方法包括：在半导体衬底上方提供牺牲层；通过外延工艺在所述牺牲层上方形成纳米线；形成围绕所述纳米线的至少一部分的伪栅极，其中，所述纳米线的所述部分包括横向纳米线FET的沟道区，所述沟道区连接所述FET的源极和漏极区；以及使用替换栅极替换所述伪栅极，其中，所述替换包括：去除所述伪栅极以暴露所述部分和所述部分下面的所述牺牲层，在去除所述伪栅极之后蚀刻所述牺牲层，所述蚀刻对所述牺牲层具有选择性以防止去除所述纳米线，并且所述蚀刻导致所述纳米线的所述部分悬于所述半导体衬底上方，以及形成至少环绕所述纳米线的所述部分的所述替换栅极，其中，所述替换栅极沉积在所述部分的所有侧上方，使得所述部分不再悬于所述半导体衬底上方。

【技术特征摘要】
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【专利技术属性】
技术研发人员：查理德·肯尼斯·奥克斯兰德，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71