一种DLL延时链制造技术

本实用新型专利技术提供一种DLL延时链，该DLL延时链有效地减小了延时锁相环占空比失真的问题。该DLL延时链使用时钟差分信号的传输取代之前单端信号的传输，单端信号传输由于受PMOS和NMOS比例不匹配、器件特性随工艺的漂移、负载受版图匹配的影响等原因，势必会出现占空比的失真，而差分信号传输，以上原因所引起的占空比失真在差分路径会同时出现并抵消。DLL延时链(延迟单元电路)由于差分结构和正反馈的作用，实际是上升沿、下降沿同时作用的结果，所以同时起到对时钟占空比不断调整的作用。

【技术实现步骤摘要】

本技术涉及一种DLL延时链。
技术介绍
延迟锁相环(DLL)广泛用于微处理器、存储器接口、芯片之间的接口和大规模集成电路的时钟分布网络，多用于时钟同步来解决时钟的偏斜问题，使得芯片内部或芯片之间的时钟延迟有足够的余量，从而提尚系统的时序功能。延迟锁相环(DLL)对时钟占空比的失真要求很严格，原因如下:1.现今的存储数据传输基本上都采用双倍数据率(Double Data Rate,DDR)接口，即在时钟信号的上升沿和下降沿都输出数据，当时钟信号的占空比因失真而不是50%时，上升沿的数据间隔输出与下降沿的数据间隔输出不同。在这种情况下，由于采用更小的数据间隔来定义用于时钟转换的有效数据窗口，就减少了定时边限。2.随着系统频率的提高，占空比失真会导致时钟在其传输路径出现丢失现象，直接影响DLL电路的功能。现有延迟锁相环(DLL)由DLL延时链、反馈延时、鉴相器、DLL控制器和输出驱动器组成。其工作原理是:DLL的输入时钟经过延时链后产生延时时钟，延时时钟经过反馈延时后产生反馈时钟，反馈时钟与输入时钟均输入至鉴相器。鉴相器对输入时钟和反馈时钟进行抽样、比较，并将比较结果输出给DLL控制器。DLL控制器路根据比较结果调整可变延时链的延时，实现反馈时钟与输入时钟的相位对齐，从而实现与输入时钟具有特定延时要求的输出时钟。由于时钟信号在DLL电路中传输路径主要集中在DLL延时链，所以DLL延时链的占空比失真决定了 DLL输出时钟的占空比失真特性。传统的DLL延时链采用如图1所示的延时单元(DU)串联组成，图1中clkin为延时链的输入信号，enn为控制第η级延时单元的使能信号，clkout为延时链的输出信号。其中延时单元的传统电路如图2所示，采用典型的二级与非门实现。可以看出，现有DLL延时链对时钟的占空比失真比较大，主要由于对输入占空比不好的时钟没有矫正功能且占空比对工艺、温度以及版图的匹配很敏感。
技术实现思路
本技术提供一种DLL延时链，该DLL延时链有效地减小了延时锁相环占空比失真的问题。本技术的具体技术解决方案如下:该DLL延时链包括串联的若干个延时单元，所述延时单元是差分电路。各差分电路均包括两个输入端和两个输出端；所述差分电路中，前级差分电路的两个输出端与下级差分电路的两个输入端交叉连接。所述延时单元包括两个相同且串联的子电路，子电路包括五个nmos管和7个pmos管；其中第一 nmos管、第二 nmos管、第一 pmos管、第二 pmos管均为时钟差分输入管，第一pmos管和第一 nmos管用于连接差分时钟信号clkin，第二 pmos管和第二 nmos管用于连接差分时钟信号clkinb，第三nmos管、第四nmos管、第三pmos管和第四pmos管均为使能开关，用于连接电路的使能输入，第三nmos管和第三pmos管用于连接电路使能en，第四pmos管和第五pmos管用于连接电路使能enb ;第五pmos管和第六pmos管的栅极分别用于连接电路输出信号ckl和ckln并形成正反馈，第七pmos管和第五nmos管为电路的偏置电流；所述输出信号ckl和ckln作为另一个子电路的clkinb和clkin。所述第一 pmos管、第二 pmos管、第三pmos管、第四pmos管、第五pmos管和第六pmos管的源极，以及第七pmos管的漏极均与第一节点连接，第一 pmos管、第三pmos管、第五pmos管和第一 nmos管的漏极，以及第六pmos管的栅极与第二节点连接，第二 pmos管、第四pmos管、第六pmos管和和第二 nmos管的漏极，以及第五pmos管的栅极与第三节点连接，第一 pmos管和第一 nmos管的栅极与接收差分时钟信号clkin的clkin节点连接，第二pmos管和第二 nmos管的栅极与接收差分时钟信号clkinb的clkinb节点连接，第三pmos管和第三nmos管的栅极与接收使能输入en的en节点连接，第四pmos管和第四nmos管的栅极与接收使能输入enb的enb节点连接，第七pmos管的栅极用于输入pbias信号，第七pmos管的源极与电源连接，第三nmos管和第四nmos管的源极，以及第五nmos管的漏极与第四节点连接，第五nmos管的栅极用于输入nbias信号，第五nmos管的源极接地；第一nmos管的源极与第三nmos管的漏极连接，第二 nmos管的源极和第四nmos管的漏极连接。本实用性型的优点在于:1.时钟差分信号的传输取代之前单端信号的传输，单端信号传输由于受PMOS和NMOS比例不匹配、器件特性随工艺的漂移、负载受版图匹配的影响等原因，势必会出现占空比的失真；而差分信号传输，以上原因所引起的占空比失真在差分路径会同时出现并抵消。2.DLL延时链(延迟单元电路)由于差分结构和正反馈的作用，实际是上升沿、下降沿同时作用的结果，所以同时起到对时钟占空比不断调整的作用。【附图说明】图1为DLL原理示意图；图2为现有DLL延时链原理不意图；图3为现有DLL延时链的延时单元原理示意图；图4为本技术DLL延时链原理示意图；图5为本技术DLL延时链的延时单元原理示意图；图6为DLL延时链输入理想占空比的时钟信号时现有DLL和本技术DLL失真特性对比图；图7为DLL延时链输入较差占空比的时钟信号时现有DLL和本技术DLL失真特性对比图。【具体实施方式】延迟锁相环的工作原理是:DLL的输入时钟经过延时链后产生延时时钟，延时时钟经过反馈延时后产生反馈时钟，反馈时钟与输入时钟均输入至鉴相器。鉴相器对输入时钟和反馈时钟进行抽样、比较，并将比较结果输出给DLL控制器。DLL控制器路根据比较结果调整可变延时链的延时，实现反馈时钟与输入时钟的相位对齐，从而实现与输入时钟具有特定延时要求的输出时钟。图4为本技术DLL延时链原理示意图，由该图可以看出，本技术所提供的技术方案仍然采用延时单元串联当前第1页1 2 本文档来自技高网...

【技术保护点】
一种DLL延时链，其特征在于：包括串联的若干个延时单元，所述延时单元是差分电路，各差分电路均包括两个输入端和两个输出端；所述差分电路中，前级差分电路的两个输出端与下级差分电路的两个输入端交叉连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：郭晓锋，亚历山大，
申请(专利权)人：西安华芯半导体有限公司，
类型：新型
国别省市：陕西;61