【技术实现步骤摘要】
本申请要求于2013年10月18日提交到韩国知识产权局的第10-2013-0124890号韩国专利申请的权益,该申请的整个公开通过引用包含于此以用于所有目的。
以下的描述涉及一种互补金属氧化物半导体(CMOS)反相器电路装置。以下的描述还涉及一种使电路构造更简单并且当输入信号转换时还通过同时使包括在CMOS反相器的输出端中的P型金属氧化物半导体(PMOS)和N型金属氧化物半导体(NMOS)截止来防止短路电流的产生的CMOS反相器电路装置。这里使用PMOS和NMOS来表示晶体管的类型。
技术介绍
电力消耗已成为限制芯片(诸如处理器)的性能的重要因素。随着由半导体技术的发展所引起的芯片的时钟速度和复杂度增加,电力需求增加。因此,当设计半导体时准确地估计CMOS反相器的电力消耗直接导致芯片的可靠性的保证的增加和设计时间的减小。同时,对于具有长信号传递路径的高度复杂的半导体电路而言,通过在信号传递路径上包括阶梯式缓冲器并且考虑到最后输出端的可操作性来增强电路的最后输出端的可操作性。为了增强关于这点的可操作性,通常,缓冲器通过连接CMOS反相器电路被配置为阶梯式。然而,使用配置有缓冲器的CMOS反相器导致当输入信号转换时产生短路电流的问题。即,当在输入端上输入信号的输入电平从高电平改变为低电平或者从低电平改变为高电平时产生短路电流。短路电流是指由于在如上的输入信号转换时配置在CMOS的输出端的PMOS ...
【技术保护点】
一种CMOS反相器电路装置,包括:第一P型金属氧化物半导体PMOS晶体管和第一N型金属氧化物半导体NMOS晶体管以及第二PMOS晶体管和第二NMOS晶体管,被配置为分别通过栅极端接收相同的输入信号并且分别串联连接;第三PMOS晶体管,连接到与第一PMOS晶体管和第一NMOS晶体管的漏极连接的第一节点;第三NMOS晶体管,连接到与第二PMOS晶体管和第二NMOS晶体管的漏极连接的第二节点;延迟电路单元,包括:第四PMOS晶体管和第四NMOS晶体管,被配置为分别通过各自的栅极接收输入信号,并且串联连接以使与第四PMOS晶体管和第四NMOS晶体管的漏极连接的第五节点被连接到与第一NMOS晶体管的源极和二PMOS晶体管的源极连接的第四节点。
【技术特征摘要】
2013.10.18 KR 10-2013-01248901.一种CMOS反相器电路装置,包括:
第一P型金属氧化物半导体PMOS晶体管和第一N型金属氧化物半导体
NMOS晶体管以及第二PMOS晶体管和第二NMOS晶体管,被配置为分别
通过栅极端接收相同的输入信号并且分别串联连接;
第三PMOS晶体管,连接到与第一PMOS晶体管和第一NMOS晶体管
的漏极连接的第一节点;
第三NMOS晶体管,连接到与第二PMOS晶体管和第二NMOS晶体管
的漏极连接的第二节点;
延迟电路单元,包括:第四PMOS晶体管和第四NMOS晶体管,被配
置为分别通过各自的栅极接收输入信号,并且串联连接以使与第四PMOS晶
体管和第四NMOS晶体管的漏极连接的第五节点被连接到与第一NMOS晶
体管的源极和二PMOS晶体管的源极连接的第四节点。
2.根据权利要求1所述的CMOS反相器电路装置,其中,
第三PMOS晶体管、第一PMOS晶体管和第四PMOS晶体管的源极连
接到电源端,并且
第三NMOS晶体管、第二NMOS晶体管和第四NMOS晶体管的源极连
接到接地端。
3.根据权利要求2所述的CMOS反相器电路装置,其中,
当输入信号为高电平时,通过第二NMOS晶体管的放电路径和通过第一
NMOS晶体管和第四NMOS晶体管的放电路径被生成。
4.根据权利要求3所述的CMOS反相器电路装置,其中,
第二节点被放电并且第一节点被放电。
5.根据权利要求4所述的CMOS反相器电路装置,其中,
第三PMOS晶体管和第三NMOS晶体管保持在截止状态下,直到第二
节点被放电并且第一节点被放电为止。
6.根据权利要求2所述的CMOS反相器电路装置,其中,
当输入信号为低电平时,通过第一PMOS晶体管的充电路径和通过第四
PMOS晶体管和第二PMOS晶体管的充电路径被生成。
7.根据权利要求6所述的CMOS反相器电路装置,其中,
第一节点被充电并...
【专利技术属性】
技术研发人员:柳凡善,林奎昊,姜汰竟,
申请(专利权)人:美格纳半导体有限公司,
类型:发明
国别省市:韩国;KR
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