本发明专利技术创造了一种把QC转换为BC21的电路，该电路由三个阈0.5的NMOS管、两个阈1.5的NMOS管、一个阈2.5的NMOS管、三个阈-0.5的PMOS管、两个阈-1.5的PMOS管和一个阈-2.5的PMOS管组成；本发明专利技术的价值在于：该转换电路在确保QC有用信息不丢失的前提下，将QC信号转换为易于识别和使用的BC21信号；这样一方面可以使用QC信号驱动基于BC21信号的数字电路，另一方面解决了QC与BC21间的兼容问题；另外，由于该转换电路把识别难度大的QC转换为了易识别的BC21，所以可采用该转换电路和简单的BC21识别电路来组成QC的识别电路，这样可降低QC应用电路的复杂度，进而有助于QC的推广应用。
【技术实现步骤摘要】
QC变换BC21的电路单元
本专利技术涉及一种将四值时钟(Quaternary Clock, QC)转换为二值时钟(Binary Clock, BC)的 CMOS 电路。
技术介绍
数字电路系统包含时钟子系统，而时钟子系统又分为时钟分布网络和触发器两部分[1]。现有技术的时钟子系统为二值时钟子系统。而多值信号具有信息量大的特点fe_61，例如，四值时钟信号QC在一个周期内有六次跳变(边沿)M，而传统的二值时钟BC在一个周期内只有两次跳变。由于前者在一个周期内的边沿数是后者的三倍，所以数字电路使用四值时钟有利于降低系统功耗[6]。另外，四值信号等多值信号比二值信号更适合与下一代多值的新型纳米电子器件设计数字电路系统[6’7]。例如，2012年首次报道的新型场效应管QDG-QDCFET?由于具有四个工作状态而更适合用于设计和实现四值逻辑电路[7]。因此，四值时钟也将更适合与多值的纳米电子器件设计数字电路系统。基于四值时钟的优点，目前已经有文献[4-6]对四值时钟进行了一定的应用研究。在研究四值时钟应用的过程中，出现了以下两个问题:一、与二值时钟的兼容问题；二、如何高效地识别和利用四值时钟，使四值时钟的应用电路尽可能简单的问题。目前，现有数字电路中的锁存器、触发器等时序部件几乎都是基于二值时钟而设计的，而非四值时钟。这样会出现使用四值时钟的数字系统与使用二值时钟的数字系统在进行同步数据交换时两者时钟信号不兼容的问题。解决该问题的难点在于:四值时钟的六次边沿既要得到充分利用，又要能驱动使用二值时钟的数字系统进行工作。不解决该问题，四值时钟就难以得到深入而广泛的应用，其低功耗等优势也难以显现。另外，由于四值时钟有四个电平值和六种跳变沿，所以检测和识别四值时钟要难于传统的二值时钟。如何使四值时钟易于识别和使用，使其识别和应用电路尽可能简单，是四值时钟应用的第二个问题。参考文献:[I] Kim C., Kang S.M., A low-swing clock double-edge triggeredflip-flop[J], IEEE Journal of Solid-State Circuits,2002,37 (5):648-652.[2]Wu X., Prosser F.Design of ternary CMOS circuits based ontransmiss1n funct1n theory[J], Internat1nal Journal of Electronics,1988,65(5):891-905.[3]Prosser F., Wu X., Chen X., CMOS Ternary Flip-Flops & TheirApplicat1ns[J].1EE Proceedings on Computer & Digital Techniques,1988,135(5):266-272.[4]夏银水，吴训威，多值时钟与并列式多拍多值触发器[J]，电子学报，1997，25(8):52-54.[5]Xia Y.S., Wang L.Y., Almaini A.E.A., A Novel Multiple-Valued CMOSFlip-Flop Employing Multiple-Valued Clock[J], Journal of Computer Science andTechnology,2005,20(2):237-242.[6]Lang Y.-F., Shen J.-Z., A general structure of all-edges-triggeredflip-flop based on multivalued clock[J], Internat1nal Journal of Electronics,2013，100(12):1637-1645.[7]Supriya Karmakar, Design of quaternary logic circuit using quantumdot gate-quantum dot channel FET(QDG-QDCFET) [J], Internat1nal Journal ofElectronics,2014，101(10):1427-1442.[8] Jain, F., Karmakar, S., Chan, P.-Y., Suarez, E., Gogna, M., Chandy, J.,& Heller, E.Quantum Dot Channel (QDC)Field-Effect Transistors (FETs) using I1-VIbarrier layers[J].Journal of Electronic Materials,2012，41(10)，2775-2784.
技术实现思路
针对上述四值时钟QC应用中出现的问题，本专利技术的任务就是在保持四值时钟QC优势即充分利用四值时钟六次跳变的前提下，来解决四值时钟QC与二值时钟BC间的兼容问题，和四值时钟难识别的问题。为完成专利技术任务，本专利技术创造了一种把四值时钟QC转换为二值时钟BC的CMOS电路。该电路在保持时钟边沿数不变的前提下将四值时钟QC的六种跳变沿转换为二值时钟BC的两种跳变沿。本专利技术采取的技术方案是:首先，结合相关研究文献对四值时钟QC的电平逻辑值进行分类总结；然后，在保持时钟的边沿数不变的前提下，把四值时钟QC的四种电平逻辑值转换为两种电平逻辑值；最后，根据传输电压开关理论用MOS管实现将四值时钟QC转换为二值时钟BC的电路。该电路输出的二值时钟BC —方面可用于驱动传统基于二值时钟的数字电路，解决了四值时钟QC的兼容问题；另一方面，输出的二值时钟BC只有两个电平值，用一个电平阈值就可以识别，解决了四值时钟QC难识别的问题。上述的将四值时钟QC转换为二值时钟BC的电路包含如下技术特征:A、该电路的输入信号为一个四值时钟QC，其电平逻辑值为O、1、2和3，四值时钟的切换次序为O — I — 2 — 3 — 2 — I — 0;B、该电路的输出信号为一个二值时钟BC，其电平逻辑值为I和2，二值时钟的切换次序为2 — I — 2 ;C、当四值时钟QC输入O或2时，二值时钟BC输出电平逻辑值2 ;D、当四值时钟QC输入I或3时，二值时钟BC输出电平逻辑值I。具有上述技术特征的电路能把切换次序为O— I — 2 — 3 — 2 — I — O的四值时钟QC转换为切换次序为2 — 1 — 2的二值时钟BC。从该电路的输入输出信号可以看出，在一定时间段内，两种时钟的边沿数相同，而且输出的二值时钟BC比输入的四值时钟QC易于识别。因此，本专利技术采用包含上述技术特征的技术方案可以完成本次的专利技术任务。根据上述的技术特征和传输电压开关理论[2’3]，可以获得上述时钟转换电路的开关级函数表达式，如式(I)所示，其输入和输出信号分别为四值时钟QC和二值时钟Be。BC = 2* (QC0.V.5QC.QC2.5) #1* (°.5QC.QC1.5+2.5QC).(I)为易于用MOS管实现式(I)，对其进行开关级的表达式变换。变换后的开本文档来自技高网...
【技术保护点】
一种将四值时钟转换为二值时钟的CMOS电路，它有一个四值时钟输入端(QC)和一个二值时钟输出端(BC)，该电路的特征在于：它包括三个阈0.5的NMOS管(N1、N2和N4)、两个阈1.5的NMOS管(N3和N6)、一个阈2.5的NMOS管(N5)、三个阈‑0.5的PMOS管(P2、P3和P5)、两个阈‑1.5的PMOS(P1和P6)管和一个阈‑2.5的PMOS管(P4)，所述MOS管P1、N3、P4、N4、P5、P6、N5和N6的栅极与电路输入端(QC)相接，MOS管P2、P5和P6的源极与电平逻辑值3的电压源相接，N4、N5和N6的源极与电源地相接，N2和N3的源极与电平逻辑值1的电压源相接，N1和P1的源极与电平逻辑值2的电压源相接，P4和N4的漏极与P3的栅极相接，P3的源极与N3的漏极相接，N1的漏极与P2的源极相接，P5和N5的漏极与N1的栅极相接，P6和N6的漏极与P2和N2的栅极相接，P1、P2、P3和N2的漏极相接作为电路的输出端(BC)；其功能是把一个周期内电平逻辑值切换次序为0→1→2→3→2→1→0的四值时钟转换为一个周期内电平逻辑值切换次序为2→1→2的二值时钟输出。...
【技术特征摘要】
1.一种将四值时钟转换为二值时钟的CMOS电路，它有一个四值时钟输入端(QC)和一个二值时钟输出端(BC)，该电路的特征在于:它包括三个阈0.5的NMOS管(N1、N2和N4)、两个阈1.5的NMOS管(N3和N6)、一个阈2.5的NMOS管(N5)、三个阈-0.5的PMOS管(P2、P3和P5)、两个阈-1.5的PMOS (Pl和P6)管和一个阈-2.5的PMOS管(P4)，所述MOS管P1、N3、P4、N4、P5、P6、N5和N6的栅极与电路输入端(QC)相接，MOS管P2、P5和P6的源极与电平逻辑值3的电压源相接，N4、N5和N6的源极与电源地相接，N2和N3的源极与电平逻辑值I的电压源相接，NI和Pl的源极与电平逻辑值2的电压源相接，P4和N4的漏极与P3的栅极相接，P3的源极与N3的漏极相...
【专利技术属性】
技术研发人员：郎燕峰，
申请(专利权)人：浙江工商大学，
类型：发明
国别省市：浙江;33
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