一种半导体器件及其制造方法技术

本发明专利技术提供一种半导体器件及其制造方法，所述制造方法包括：提供由自下而上层叠的硅基体、掩埋氧化物层和硅层构成的绝缘体上硅衬底，在绝缘体上硅衬底上形成有栅极结构及其两侧的侧壁结构；蚀刻去除未被栅极结构和侧壁结构遮蔽的硅层，露出下方的掩埋氧化物层；蚀刻去除露出的掩埋氧化物层，露出下方的硅基体；蚀刻露出的硅层的侧壁，以在硅层中形成横向呈V形的凹槽；在绝缘体上硅衬底上形成覆盖栅极结构和硅基体的应力覆盖层，以填充V形凹槽，并执行退火；蚀刻去除应力覆盖层，仅保留位于V形凹槽之内的部分。根据本发明专利技术，可以形成具有位于栅极结构下方的沟道两侧的嵌入式应力施加层的MOS器件，提升沟道载流子迁移率，有效抑制短沟道效应。

【技术实现步骤摘要】
一种半导体器件及其制造方法
本专利技术涉及半导体制造工艺，具体而言涉及一种形成嵌入式应力施加层的方法以及具有该嵌入式应力施加层的MOS器件。
技术介绍
随着MOS器件的特征尺寸的不断减小，在其制造过程中，对于MOS器件的足够有效的沟道长度的控制变得愈发具有挑战性。为此，采用在MOS器件中形成超浅结和突变结的方法，可以改善核心器件的短沟道效应。然而，在形成超浅结和突变结的过程中，如何在抑制短沟道效应和提升MOS器件的性能之间找到更为合理的均衡点也是极负挑战性的任务。为了克服上述难题，现有技术通过多种方法，例如预非晶化离子注入、应力技术等，来进一步提升MOS器件的性能。但是，这些方法存在一些不足之处，例如预非晶化离子注入并不能很好地控制MOS器件的源/漏区的掺杂形态，应力技术只是通过提供额外的应力于MOS器件的沟道区来提升其载流子迁移率。上述不足之处进一步限制了在抑制短沟道效应和提升MOS器件的性能之间确定更优的均衡点的技术进步空间。因此，需要提出一种方法，以解决上述问题。
技术实现思路
针对现有技术的不足，本专利技术提供一种半导体器件的制造方法，包括：a)提供由自下而上层叠的硅基体、掩埋氧化物层和硅层构成的绝缘体上硅衬底，在所述绝缘体上硅衬底上形成有栅极结构和位于所述栅极结构两侧的侧壁结构；b)蚀刻去除未被所述栅极结构和所述侧壁结构遮蔽的硅层，露出下方的所述掩埋氧化物层；c)蚀刻去除所述露出的掩埋氧化物层，露出下方的所述硅基体；d)蚀刻露出的所述硅层的侧壁，以在所述硅层中形成横向呈V形的凹槽；e)在所述绝缘体上硅衬底上形成覆盖所述栅极结构和所述硅基体的应力覆盖层，以填充所述V形凹槽，并执行退火；f)蚀刻去除所述应力覆盖层，仅保留位于所述V形凹槽之内的部分。进一步，所述硅层为掺杂碳的硅层、掺杂锗的硅层或者掺杂锗和碳的硅层，所述硅层的表面晶向为<110>、<100>或<111>。进一步，所述步骤b)中的蚀刻为等离子体干法蚀刻，刻蚀气体包括氢气与氧气的混合气体或者六氟丁二烯。进一步，所述步骤c)中的蚀刻为湿法蚀刻，刻蚀液包括氢氟酸。进一步，所述步骤d)中的蚀刻为湿法蚀刻，刻蚀液包括氢氧化钾、硝酸、四甲基氢氧化铵或者醋酸。进一步，所述V形凹槽的最深处与所述栅极结构的侧壁的延长线之间的垂直距离为0-3nm。进一步，所述应力覆盖层的厚度为30-100nm。进一步，所述应力覆盖层具有高应力。进一步，所述退火为峰值退火或激光退火，所述峰值退火的温度为900-1100℃，持续时间为10-60s；所述激光退火的温度为1200-1300℃，持续时间为40-100ms。进一步，所述步骤f)中的蚀刻为湿法蚀刻，刻蚀液包括磷酸。进一步，所述步骤f)之后，还包括在所述露出的硅基体上外延具有应力的衬底材料层以及在所述衬底材料层中形成源/漏区的步骤。进一步，通过在所述外延的同时执行原位掺杂或者实施所述外延之后执行源/漏区注入来形成所述源/漏区。本专利技术还提供一种半导体器件，包括：硅基体；位于所述硅基体之上的自下而上层叠的掩埋氧化物层、硅层和栅极结构以及位于所述栅极结构两侧的侧壁结构；位于所述硅层中的横截面呈横向V形的嵌入式应力施加层；位于所述嵌入式应力施加层两侧的具有应力的外延源漏区。进一步，其特征在于，所述嵌入式应力施加层的最深处与所述栅极结构的侧壁的延长线之间的垂直距离为0-3nm。进一步，所述硅层为掺杂碳的硅层、掺杂锗的硅层或者掺杂锗和碳的硅层，所述硅层的表面晶向为<110>、<100>或<111>。进一步，所述栅极结构包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层根据本专利技术，可以形成具有位于栅极结构下方的沟道两侧的嵌入式应力施加层的MOS器件，在进一步提升MOS器件的沟道载流子迁移率的同时，有效抑制短沟道效应。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1A-图1F为根据本专利技术示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；图2为根据本专利技术示例性实施例的方法依次实施的步骤的流程图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的步骤，以便阐释本专利技术提出的形成嵌入式应力施加层的方法以及具有该嵌入式应力施加层的MOS器件。显然，本专利技术的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。[示例性实施例]下面，参照图1A-图1F和图2来描述根据本专利技术示例性实施例的方法形成嵌入式应力施加层的详细步骤。参照图1A-图1F，其中示出了根据本专利技术示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。首先，如图1A所示，提供绝缘体上硅（SOI）衬底100，作为示例，其包括自下而上层叠的硅基体100a、掩埋氧化物层100b和硅层100c，其中，硅层100c也可替换为掺杂碳的硅层、掺杂锗的硅层或者掺杂锗和碳的硅层。硅层100c的表面晶向为<110>、<100>、<111>或其它晶向。在硅层100c中形成有隔离结构和各种阱(well)结构，为了简化，图示中予以省略。在绝缘体上硅衬底100上形成有栅极结构101，作为示例，栅极结构101包括自下而上层叠的栅极介电层101a、栅极材料层101b和栅极硬掩蔽层101c。栅极介电层101a包括氧化物层，例如二氧化硅（SiO2）层。栅极材料层101b包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨（W）、镍（Ni）或钛（Ti）；导电性金属氮化物层包括氮化钛（TiN）层；导电性金属氧化物层包括氧化铱（IrO2）层；金属硅化物层包括硅化钛（TiSi）层。栅极硬掩蔽层包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层的构成材料包括硼磷硅玻璃（BPSG）、磷硅玻璃（PSG）、正硅酸乙酯（TEOS）、未掺杂硅玻璃（USG）、旋涂玻璃（SOG）、高密度等离子体（HDP）或旋涂电介质（SOD）；氮化物层包括氮化硅（Si3N4）层；氮氧化物层包括氮氧化硅（SiON）层。栅极介电层101a、栅极材料层101b以及栅极硬掩蔽层101c的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括：a)提供由自下而上层叠的硅基体、掩埋氧化物层和硅层构成的绝缘体上硅衬底，在所述绝缘体上硅衬底上形成有栅极结构和位于所述栅极结构两侧的侧壁结构；b)蚀刻去除未被所述栅极结构和所述侧壁结构遮蔽的硅层，露出下方的所述掩埋氧化物层；c)蚀刻去除所述露出的掩埋氧化物层，露出下方的所述硅基体；d)蚀刻露出的所述硅层的侧壁，以在所述硅层中形成横向呈V形的凹槽；e)在所述绝缘体上硅衬底上形成覆盖所述栅极结构和所述硅基体的应力覆盖层，以填充所述V形凹槽，并执行退火；f)蚀刻去除所述应力覆盖层，仅保留位于所述V形凹槽之内的部分。

【技术特征摘要】
1.一种半导体器件的制造方法，包括：a)提供由自下而上层叠的硅基体、掩埋氧化物层和硅层构成的绝缘体上硅衬底，在所述绝缘体上硅衬底上形成有栅极结构和位于所述栅极结构两侧的侧壁结构；b)蚀刻去除未被所述栅极结构和所述侧壁结构遮蔽的硅层，露出下方的所述掩埋氧化物层；c)蚀刻去除所述露出的掩埋氧化物层，露出下方的所述硅基体；d)蚀刻露出的所述硅层的侧壁，以在所述硅层中形成横向呈V形的凹槽；e)在所述绝缘体上硅衬底上形成覆盖所述栅极结构和所述硅基体的应力覆盖层，以填充所述V形的凹槽，并执行退火；f)蚀刻去除所述应力覆盖层，仅保留位于所述V形的凹槽之内的部分。2.根据权利要求1所述的方法，其特征在于，所述硅层为掺杂碳的硅层、掺杂锗的硅层或者掺杂锗和碳的硅层，所述硅层的表面晶向为<110>、<100>或<111>。3.根据权利要求1所述的方法，其特征在于，所述步骤b)中的蚀刻为等离子体干法蚀刻，刻蚀气体包括氢气与氧气的混合气体或者六氟丁二烯。4.根据权利要求1所述的方法，其特征在于，所述步骤c)中的蚀刻为湿法蚀刻，...

【专利技术属性】
技术研发人员：赵猛，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31