描述一种半导体装置，其具有配置为提供吸震功能的隆起组件。在一实施方式中，晶片级芯片尺寸封装装置包括集成电路芯片，所述集成电路芯片具有在集成电路芯片上方设置的隆起组件阵列。隆起组件阵列包括多个第一隆起组件，所述第一隆起组件包括至少基本上用焊料成分构成的焊料隆起(即不包括焊芯的焊料隆起)。阵列进一步包括多个第二隆起组件，所述第二隆起组件包括具有焊芯的焊料隆起，其配置成为集成电路芯片提供吸震功能。
【技术实现步骤摘要】
【专利摘要】描述一种半导体装置，其具有配置为提供吸震功能的隆起组件。在一实施方式中，晶片级芯片尺寸封装装置包括集成电路芯片，所述集成电路芯片具有在集成电路芯片上方设置的隆起组件阵列。隆起组件阵列包括多个第一隆起组件，所述第一隆起组件包括至少基本上用焊料成分构成的焊料隆起(即不包括焊芯的焊料隆起)。阵列进一步包括多个第二隆起组件，所述第二隆起组件包括具有焊芯的焊料隆起，其配置成为集成电路芯片提供吸震功能。【专利说明】具有构造用于提供吸震功能的隆起组件的晶片级芯片尺寸封装装置相关申请的交叉引用本申请根据U.S.C.§ 119(e)要求标题为 “WAFER-LEVEL CHIP-SCALEPACKAGE DEVICE HAVING BUMP ASSEMBLIES CONFI⑶RED TO FURNISH SHOCK ABSORBERFUNCT1NALITY (具有构造用于提供吸震功能的隆起组件的晶片级芯片尺寸封装装置)”、于2013年10月8日提交的美国临时申请N0.61/888，045的权益。美国临时申请N0.61/888，045通过引用全部合并于此。
本专利技术涉及具有构造用于提供吸震功能的隆起组件的晶片级芯片尺寸封装装置。
技术介绍
半导体装置制造中使用的传统制造方法使用显微光刻技术，以在用半导体(例如硅或类似物)形成的圆形晶片上构图出集成电路。通常，被构图的晶片被分段成各集成电路芯片或裸片中，以将集成电路彼此分开。使用各种封装技术将各集成电路芯片组装或封装，以形成可以安装到印刷电路板的半导体装置。 这些年来，封装技术已经发展，发展出更小、更便宜、更可靠且更环境友好的封装装置。例如，芯片尺寸的封装技术已经被开发出来，其使用直接表面安装封装结构，其具有的表面面积不大于集成电路芯片面积的1.2倍。晶片级封装是新兴的芯片尺寸封装技术，其包含可在分段之前在晶片级下对集成电路芯片进行封装的各种技术。晶片级封装将晶片制造过程延伸到包括装置互相连接和装置保护过程。因此，晶片级封装通过允许在晶片级下的晶片制造、封装、测试和烧焊过程的集成而使得制造过程流水线化。
技术实现思路
描述一种半导体装置，其具有配置为提供吸震功能的隆起组件。在一种实施方式中，晶片级芯片尺寸封装装置包括集成电路芯片，所述集成电路芯片具有在集成电路芯片上方设置的隆起组件阵列。隆起组件阵列包括多个第一隆起组件，所述第一隆起组件包括至少基本上用焊料成分构成的焊料隆起(即不包括焊芯的焊料隆起)。阵列进一步包括多个第二隆起组件，所述第二隆起组件包括具有焊芯的焊料隆起，其配置成为集成电路芯片提供吸震功能。 提供该
技术实现思路
，以选择性地简要介绍将在下文【具体实施方式】中进一步说明的内容。该
技术实现思路
不是要说明要求保护的主题的关键特征或必要特征，也不是要用作辅助确定要求保护的主题的范围。 【专利附图】【附图说明】 参考附随的附图进行详细描述。在描述和附图中在不同例子中使用相同附图标记可以表示相似的或相同部件。 图1A是示意性部分横截面侧视图，显示了根据本专利技术示例性实施方式的晶片级芯片尺寸封装装置。 图1B是示意性部分横截面视图，显示了安装到电子装置的印刷电路板上的图1的晶片级芯片尺寸封装装置。 图1C是图1A所示的根据本专利技术示例性实施方式的晶片级芯片尺寸封装装置的示意性俯视图，其中具有焊芯的焊料隆起绕装置的集成电路芯片周边设置。 图1D是根据本专利技术另一示例性实施方式的晶片级芯片尺寸封装装置的示意性俯视图，其中具有焊芯的焊料隆起选择性地设置在装置的集成电路芯片的预识别应力区域中。 图2是显示了示例性实施方式中的用于制造晶片级芯片尺寸封装装置(例如图1A到ID所示的装置)的制造方法的流程图。 图3A到3H是示意性部分横截面侧视图，显示了根据图2所示的方法对晶片级芯片尺寸封装装置(例如图1A到ID所示的装置)进行制造。 【具体实施方式】 鐘述 晶片级封装有助于制造半导体装置，与利用许多其它封装技术制造的装置相比，该半导体装置成本更低、具有更小形状因数、且提供更低的寄生效应。然而，晶片级封装技术应用迄今一直被局限于用在使用小集成电路芯片的装置(例如具有表面面积小于约25mm2的裸片的装置)的制造中。对于采用更大芯片的装置(例如具有大于约25mm2表面面积的裸片的装置)而言，芯片可靠性和更高的输入/输出(I/O)针脚数成为一种问题。裸片破坏会在实现更宽焊接接头(例如降低焊料隆起之间的空间)的回流焊过程中发生。而且，简单地降低邻近焊料隆起之间的间距会造成邻近焊料隆起的桥接(例如短路)。因此，隆起组件的间距被制造的足够大，以防止焊料隆起的桥接，这不允许更多的I/O针脚数。 因而，针对制造晶片级芯片尺寸封装半导体装置描述这种技术，所述半导体装置具有配置为为装置提供吸震功能的隆起组件。该技术由此有助于使用大的集成电路芯片的晶片级芯片尺寸封装装置(例如使用具有大于约25_2表面面积的裸片的装置)的制造。这种晶片级芯片尺寸封装装置可以用在各种应用中，包括但不限于:片上系统(SOC)应用，动态随机存取存储器(DRAM)应用，和中央处理单元(CPU)应用。 在一种实施方式中，晶片级芯片尺寸封装装置包括集成电路芯片，所述集成电路芯片具有在集成电路芯片上方设置的隆起组件阵列。隆起组件阵列包括多个第一隆起组件，所述第一隆起组件包括至少基本上用焊料成分构成的焊料隆起(即不包括焊芯的焊料隆起)。阵列进一步包括多个第二隆起组件，所述第二隆起组件包括具有焊芯的焊料隆起，其配置为为集成电路芯片提供吸震功能。在一种实施方式中，第二隆起组件可以选择性地绕集成电路芯片的周边边缘定位。例如，第二隆起组件可以绕集成电路芯片的周边定位(例如绕每一个边缘定位)。在另一实施方式中，第二隆起组件可以选择性地定位在预识别应力区域处，以为那些应力区域提供支撑。 示例件实施方式 图1A到ID显示了根据本专利技术的示例性实施方式的晶片级芯片尺寸封装装置100。如所示的，装置100包括集成电路芯片102，所述芯片包括基板104和在基板104的表面108附近形成的一个或多个集成电路106。再分布结构110形成在集成电路106上方的表面108上。再分布结构110使得集成电路106的周边连结垫再分布到在集成电路芯片102的表面上方展开的连结垫112的一个或多个区域阵列。连结垫112提供电接触部，集成电路106通过所述电接触部互连到例如印刷电路板这样的外部部件。 再分布结构110的构造和/或通过再分布结构110提供的连结垫112的数量和构造可以根据集成电路106的复杂度和构造、集成电路芯片102的尺寸和形状等等而变化。而且，尽管图1示出了采用再分布层(“RDL”)构造的装置100，但是应理解本文所述的装置100也可以采用垫上隆起(Bump-On-Pad) ( “Β0Ρ”)的构造。在这样的实施方式中，BOP构造可以包括集成电路106，其与连结垫112直接电通信(例如集成电路芯片102不包括再分布结构110)。 晶片级芯片尺寸封装装置100进一步包括介电层114，所述介电层用作用于基板104的钝化层。如所示的，介电层114形成在基板104上方，且可以包括任何合适的本文档来自技高网...
【技术保护点】
一种晶片级芯片尺寸封装装置，包括:集成电路芯片；和隆起组件阵列，设置在所述集成电路芯片上方，所述隆起组阵列包括多个第一隆起组件和多个第二隆起组件，多个第一隆起组件包括至少基本上包括焊料成分的焊料隆起，多个第二隆起组件包括具有焊芯的焊料隆起，所述焊芯配置成为所述集成电路芯片提供吸震功能。
【技术特征摘要】
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【专利技术属性】
技术研发人员：V·汉德卡尔，K·坦比杜赖，V·S·斯里达拉恩，
申请(专利权)人：马克西姆综合产品公司，
类型：发明
国别省市：美国;US
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