半导体封装组件制造技术

本发明专利技术提供半导体封装组件，半导体封装组件包含第一半导体封装，其包含第一半导体芯片，以及重布层结构与第一半导体芯片耦合，第一重布层结构包含:第一导线设置于第一层水平高度，第二导线设置于第二层水平高度，第一金属层间介电层及位于第一金属层间介电层旁的第二金属层间介电层设置于第一导线与第二导线之间。

【技术实现步骤摘要】

本专利技术是有关于半导体封装组件，特别是有关于具有被动组件的半导体封装组件。
技术介绍
为了确保电子产品与通讯装置的微缩化与多功能性，需要小尺寸的半导体封装，并且支撑多接脚连接、高速操作和具有高功能性。传统的半导体封装通常将被动组件设置于软性电路板上。然而，软性电路板需要提供额外让被动组件安装的区域，因此难以缩减封装尺寸。因此，需要创新的半导体封装组件。
技术实现思路
本揭露的一些实施例提供半导体封装组件，其包含第一半导体封装，包含第一半导体芯片；以及第一重布层结构与第一半导体芯片耦合，其中第一重布层结构包含:第一导线位于第一层水平高度；第二导线位于第二层水平高度；以及第一金属层间介电层及位于第一金属层间介电层旁的第二金属层间介电层，其中第一金属层间介电层和第二金属层间介电层设置于第一导线与第二导线之间。本揭露的另一些实施例提供半导体封装组件，其包含第一半导体封装，包含第一半导体芯片；以及第一重布层结构与第一半导体芯片耦合，其中第一重布层结构包含:第一导
线位于第一层水平高度；第二导线位于第二层水平高度；第一金属层间介电层和第二金属层间介电层设置于第一导线与第二导线之间；以及电容结构由第一导线、第二导线及第二金属层间介电层组成，其中第一金属层间介电层的介电常数小于五分之一倍的第二金属层间介电层的介电常数。本揭露的另一些实施例提供半导体封装组件，其包含第一半导体封装，包含第一半导体芯片；以及第一重布层结构与第一半导体芯片耦合，其中第一重布层结构包含:第一导线位于第一层水平高度；第二导线位于第二层水平高度；第一金属层间介电层和第二金属层间介电层设置于第一导线与第二导线之间；以及电容结构由第一导线、第二导线及第二金属层间介电层组成，其中第二金属层间介电层的厚度小于或等于第一导线和第二导线的厚度。以下实施例配合相关的图式提供更详细的说明。附图说明本专利技术能通过阅读以下说明书的详细说明并配合所附图式说明的范例而完全理解，其中：图1A显示根据本专利技术一些实施例，包含系统芯片(system-on-chip,SOC)封装的半导体封装组件的剖面示意图。图1B显示图1A的内嵌于重布层结构的金属-绝缘体-金属(metal-insulator-metal,MIM)电容结构的部分的放大图。图2A显示根据本专利技术一些实施例，包含系统芯片封装的半导体封装组件的剖面示意图。图2B显示图2A中内嵌于重布层结构的金属-绝缘体-金属(MIM)电容结构的部分的放大图。图3显示根据本专利技术一些实施例，包含系统芯片封装的半导体封装组件的剖面示意图。图4显示根据本专利技术一些实施例，包含系统芯片(SOC)封装及堆栈于其上的动态随机存取内存(dynamic random access memory,DRAM)封装的半导体封装组件的剖面示意图。图中,符号说明如下:200～基座；202～芯片附着表面；302、202a、202b、402、404～半导体芯片；300a、300b、300c、300d～半导体封装；302a～背面；302b～正面；304、408、410、425～接垫；306、320、428～导电结构；308、328、418～重布层结构；310、312、324、352、354、420、422～表面；314、336、340～导线；316～焊料屏蔽层；318、334、424、456a、456b～金属层间介电层；322～导孔；350、412～模塑料；400～第二半导体封装；414、416～接合线；426～导线；427～焊料屏蔽层；450a、450b～MIM电容结构；452a、452b～第一导线；452a-1、452b-1～第一电极；452b-1a、454b-1a～凸面部分；452b-1b、454b-1b～凹面部分；454a、454b～第二导线；454a-1、454b-1～第二导线；458a、458b、460a、460b～界面；500a、500b、500c、500d～半导体封装组件；600a、600b～部分；T1、T2、T3、T4～厚度。具体实施方式以下描述用以实施本揭露的最佳实施例。然而，此描述仅是用以说明本揭露的原理，且并非用以限制本揭露的范围。本揭露的范围以申请专利范围决定。以下的揭露内容提供许多不同的实施例或范例以及图式，然而，这些仅是用以说明本揭露的原理，且并非用以限
制本揭露的范围。本揭露的范围是以申请专利范围决定。本揭露的图式仅为说明之用，且并非用以限定本揭露的范围。在图式中，为了清楚说明本揭露，部分组件的尺寸可能被放大且并未照实际比例绘制。此尺寸以及相对的尺寸并未对应实施本揭露时的实际尺寸。图1A为根据本专利技术一些实施例，包含系统芯片(SOC)封装之半导体封装组件(semiconductor package assembly)500a的剖面示意图。图1B显示图1A中内嵌于重布层结构308的金属-绝缘体-金属(MIM)电容结构450a的部分600a的放大图。在一些实施例，半导体封装组件500a为晶圆级(wafer-level)半导体封装组件，例如为覆晶(flip-chip)半导体封装组件。如图1A所示，半导体封装组件500a包含至少一安装于基座(base)200的晶圆级半导体封装(semiconductor package)。在此实施例，晶圆级半导体封装300a包含系统芯片(SOC)封装。如图1A所示，基座200例如为印刷电路板(printed circuit board,PCB)，可由聚丙烯(polypropylene,PP)制成。应该注意的是，基座200可为单层或多层结构。多个接垫(未绘示)及/或导线(未绘示)设置于基座200的芯片接合表面(die-attach surface)202上。在一实施例，导线可包含电源段(power segment)、信号线段(signal trace segment)或接地线段(ground trace segment)，其用来作为半导体封装300a输出/输入(input/output,I/O)的连接。此外，半导体封装300a直
接安装于导线上。在其他一些实施例，接垫设置于芯片接合表面202上，连接至导线的不同终端。接垫用来直接安装在半导体封装300a在其上。如图1A所示，半导体封装300a通过接合制程(bonding process)安装于基座200的芯片接合表面202上。半导体封装300a经由导电结构320安装于基座200上。半导体封装300a包含半导体芯片302及重布层结构308。在一实施例，半导体芯片302可为系统芯片(SOC)型芯片。在其他实施例，半导体芯片302例如可为包含中央处理单元(central processing unit,CPU)、图像处理单元(graphics processing unit,GPU)、动态随机存取内存(DRAM)控制器或上述任意组合的逻辑芯片(logic die)。如图1A所示，半导体芯片302由覆晶技术制成。半导体芯片302的接垫304设置于正面302上，以电性连接至半导体芯片302的电路(未绘示)。在一些实施例，接垫304属于半导体芯片302的内联机结构(interconnection structure)(未绘示)的最顶部金本文档来自技高网...

【技术保护点】
一种半导体封装组件，包括:一第一半导体封装，包括:一第一半导体芯片；以及一第一重布层结构，与该第一半导体芯片耦合，其中该第一重布层结构包括:一第一导线，位于一第一层水平高度；一第二导线，位于一第二层水平高度；以及一第一金属层间介电层及位于该第一金属层间介电层旁的一第二金属层间介电层，其中该第一金属层间介电层和该第二金属层间介电层设置于该第一导线与该第二导线之间。

【技术特征摘要】
2015.03.16 US 62/133,680;2016.02.03 US 15/014,6361.一种半导体封装组件，包括:一第一半导体封装，包括:一第一半导体芯片；以及一第一重布层结构，与该第一半导体芯片耦合，其中该第一重布层结构包括:一第一导线，位于一第一层水平高度；一第二导线，位于一第二层水平高度；以及一第一金属层间介电层及位于该第一金属层间介电层旁的一第二金属层间介电层，其中该第一金属层间介电层和该第二金属层间介电层设置于该第一导线与该第二导线之间。2.如权利要求1所述的半导体封装组件，其中该第一半导体封装包括:一第一模塑料，围绕该第一半导体芯片；以及一第一导电结构，设置于该第一重布层结构上，且与该第一重布层结构耦合。3.如权利要求2所述的半导体封装组件，其中该第一导线设置于靠近该第一半导体芯片处，其中该第二导线设置于靠近该第一导电结构处。4.如权利要求1所述的半导体封装组件，其中该第一导线与该第二导线隔开。5.如权利要求1所述的半导体封装组件，其中该第一金
\t属层间介电层的介电常数小于五分之一倍的该第二金属层间介电层的介电常数。6.如权利要求5所述的半导体封装组件，其中该第二金属层间介电层的介电常数大于或等于20。7.如权利要求6所述的半导体封装组件，其中在剖面图中，该第一金属层间介电层的一第一厚度大于该第二金属层间介电层的一第二厚度。8.如权利要求7所述的半导体封装组件，其中该第二厚度小于或等于4μm。9.如权利要求6所述的半导体封装组件，其中在剖面图中，该第二金属层间介电层为锯齿形。10.如权利要求9所述的半导体封装组件，其中在剖面图中，与该第二金属层间介电层接触的该第一导线的一第一部分和该第二导线的一第二部分为锯齿形。11.如权利要求2所述的半导体封装组件，其中该第一半导体封装包括:一第二重布层结构，设置于该第一半导体芯片上，其中该第一模塑料具有两个相对的表面，分别与该第一重布层结构和该第二重布层结构接触；以及一第一导孔，穿过位于该第一重布层结构与该第二重布层结构间的该第一模塑料，其中该第一导孔围绕该第一半导体芯片。12.如权利要求1所述的半导体封装组件，其中该第一
\t半导体封装更包括:一第二半导体芯片，与该第一重布层结构耦合，其中该第一半导体芯片与该第二半导体芯片系并列排列。13.如权利要求11所述的半导体封装组件更包括:一第二半导体封装，堆栈在该第一半导体封装上，包括:一第三重布层结构；一第二半导体芯片，与该第三重布层结构耦合；以及一第二模塑料，围绕该第二半导体芯片，并且与该第三重布层结构和该第二半导体芯片接触。14.如权利要求13所述的半导体封装组件，其中该第二重布层结构设置于该第一重布层结构和该第三重布层结构之间。15.如权利要求13所述的半导体封装组件，其中该第二半导体封装包括:一第二导电结构，设置于该第三重布层结构的一远离于该第二半导体芯片的表面上，其中该第二导电结构与该第三重布层结构耦合。16.如权利要求13所述的半导体封装组件，其中该第一半导体封装为一系统芯片封装，且该第二半导体封装为一动态随机存取内存封装。17.如权利要求13所述的半导体封装组件，其中该第二半导体封装更包括:一第三半导体芯片，与该第三重布层结构耦合，其中该
\t第二半导体芯片与该第三半导体芯片并列排列。18.一种半导体封装组件，包括:一第一半导体封装，包括:一第一半导体芯片；以及一第一重布层结构，与该第一半导体芯片耦合，其中该第一重布层结构包括:一第一导线，位于一第一层水平高度；一第二导线，位于一第二层水平高度；一第一金属层间介电层和一第二金属层间介电层，设置于该第一导线与该第二导线之间；以及一电容结构，由该第一导线、该第二导线及该第二金属层间介电层组成，其中该第一金属层间介电层的介电常数小于五分之一倍的该第二金属层间介电层的介电常数。19.如权利要求18所述的半导体封装组件，其中该第二金属层间介电层位于该第一金属层间介电层旁，其中该第二金属层间介电层设置于该第一导线与该第二导线之间。20.如权利要求18所述的半导体封装组件，其中该第一半导体封装包括:一第一模塑料，围绕该第一半导体芯片；一第一导孔，穿过该第一模塑料，其中该第一导孔围绕该第一半导体芯片；以及一第一导电结构，设置于该第一重布层结构上...

【专利技术属性】
技术研发人员：林子闳，彭逸轩，萧景文，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾;71